著者

田舎片 健太 森下 博和 長名 保範 藤田 直行 天野 英晴

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. CPSY, コンピュータシステム (ISSN:09135685)

巻号頁・発行日

vol.110, no.361, pp.205-210, 2011-01-10

参考文献数

17

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近年,物理学,化学,経済学といった種々の分野で科学技術計算が用いられている.その計算には,通常多くの浮動小数点演算が含まれており,汎用CPUでは実行効率が悪く,専用計算機上で実行されることが多い.アクセラレータとして使用されるデバイスは様々であるが,FPGAというリコンフィギャラブルデバイスは,微細化による組込み素子の増大に伴い,比較的安価である点,柔軟なメモリアクセスを実現できる点から広く利用されてきた.しかし,FPGA上にアプリケーションを実装することは,アルゴリズムといった理論の研究者にとっては困難であるという問題がある.そこで,本研究では,ALUアレイを構成し,それを利用してストリーム処理を行うことができるシステムを提案,設計する.これにより,ALUへの命令とALU間の接続情報及び演算データを用意することで,ハードウェア上での実行が可能となることを目的とした.また,専用計算機上で実行した場合の性能の目安となることも同様に目的とした.MUSCLという計算流体力学のアプリケーションを用いて評価した結果,演算部分の性能は2.4GHzのIntel Core 2Duo上での実行に対して,約4.1倍が期待できることがわかった.また,パイプライン利用率が専用計算機との比較において大きな割合を占めることがわかった.

著者

鯉渕 道紘 松谷 宏紀 天野 英晴 D.FrankHsu Henri Casanova

雑誌

ハイパフォーマンスコンピューティングと計算科学シンポジウム論文集

巻号頁・発行日

vol.2012, pp.85-92, 2012-01-17

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メニーコア並列アプリケーションと高性能計算機の大規模化が進むにつれて性能への通信遅延の影響が大きくなってきている.そのため,高性能計算システムでは高次元スイッチを用いた低遅延トポロジの活用が重要となりつつある.そこで,本研究では,典型的なトポロジにランダムなショートカットリンクを加えたトポロジを探求する.N 台の次数kのスイッチで構成されたトポロジにおいてランダムなショートカットリンクは,直径を理想値である logk N に近づけ,平均距離,トポロジの拡張性,耐故障性をスモールワールド効果により改善する.グラフ解析の結果より,ランダムなショートカットリンクは,規則的にショートカットリンクを付加した場合と比べて,直径と平均距離を最大 8 倍改良することが分かった.また,フリットレベルシミュレーションの結果より,ランダムなショートカットリンクは遅延を 35% 削減し,ハイパーキューブなどの同じ次数を持つ規則的なトポロジと同程度のスループットを達成した.

著者

吉見 真聡 長名 保範 岩岡 洋 西川 由理 小嶋 利紀 柴田 裕一郎 岩永 直樹 舟橋 啓 広井 賀子 北野 宏明 天野 英晴

出版者

一般社団法人情報処理学会

雑誌

情報処理学会論文誌コンピューティングシステム(ACS) (ISSN:18827829)

巻号頁・発行日

vol.48, no.3, pp.45-58, 2007-02-15

被引用文献数

4

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確率モデル生化学シミュレーションアルゴリズム(SSA)は,定義した生化学システムの確率的挙動を厳密に計算できるアルゴリズムとして知られている.しかし,SSA の実行には膨大な計算時間が必要であり,高速な実行環境が求められている.本論文では,高速実行の一手法として,Xilinx 社のFPGA(XC2VP70-5)を用いて,SSA(First Reaction Method)を実行する回路を実装,評価した結果について述べる.高速化は,パイプライン化した演算ユニットを使い,複数スレッドのシミュレーションを同時に実行することで実現する.シミュレータ回路は,中間データをBlockRAM に保持し対象の生化学システムごとの回路再構成を要しない,実用的な構造になっている.ベンチマーク的に定義できる生化学システムTIS,D4S で評価した結果,Xeon 2.80 GHz による実行と比較して,TIS では約83 倍,D4S では約95 倍のスループット向上が可能であることを確認した.This paper discusses an FPGA implementation and evaluation of a Stochastic Simulation Algorithm (SSA) called the First Reaction Method. SSAs are widely known as rigorous methods for simulating the stochastic behaviors of various biochemical systems, but also as CPU-hogging applications due to vast repetition of the algorithm. This work accelerates the execution by achieving high throughput with concurrent simulations of highly utilized pipelined arithmetic units. For upgrading practical utility, the design stores intermediate data in a BlockRAM so that reconfiguration is unnecessary for different target biochemical systems. Benchmark results on an FPGA (Xilinx XC2VP70-5) have shown that the circuit provides throughput of approximately 83 times and 95 times compared to software execution on Xeon 2.80 GHz when it was evaluated with biochemical models called TIS and D4S, respectively.

著者

木村 一樹 近藤 正章 天野 英晴 宇佐美 公良 中村 宏 佐藤 未来子 並木 美太郎

雑誌

研究報告システムソフトウェアと オペレーティング・システム(OS)

巻号頁・発行日

vol.2011, no.7, pp.1-8, 2011-01-17

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演算ユニットにランタイムパワーゲーティング (PG) 技術を施した省電力プロセッサコア Geyser において、OS により PG 動作を制御することでハードウェア単体での PG より電力削減効果を高めることが期待されている.本研究では,PG 実施時のオーバヘッドと電力削減量の損益分岐点がコアの温度により変化することに着目し、ランタイムにコアの温度情報を取得して OS により PG 実施ポリシーの決定を行う制御方式を提案する.またこの方式について FPGA ボード上に構築した評価システムに実装し評価を行い,演算ユニット全体の平均リーク電力を最大約 11% 削減した。'Geyser', the processor core with a fine grain power gating technique, requires further power savings by controlling the behavior of power gating with OS support. This paper describes an approach to improve power saving efficiency of Geyser that is the method by runtime temperature information of CPU core to decide the behavior of power gating, focusing on the fact that the breakeven point of power saving efficiency varies with the temperature. The leakage power consumption of 4 computing units has been reduced by up to 11% with the method on the FPGA evaluation board.

著者

佐々木 大輔 松谷 宏紀 竹 康宏 小野 友己 西山 幸徳 黒田 忠広 天野 英晴

雑誌

先進的計算基盤システムシンポジウム論文集

巻号頁・発行日

vol.2011, pp.399-406, 2011-05-18

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誘導結合によるチップ間ワイヤレス接続技術は,製造後にチップを重ねて実装することで,三次元積層が可能であり,その高い柔軟性と転送性能が注目されている.この三次元転送技術を有効に利用するためには,積層されたチップのコア間で容易にデータを転送を行う方式を確立する必要がある.本論文では,ワイヤレス誘導結合を用いてチップ間でコミュニケーションを行う手法として,垂直バブルフローを利用したリング型 NoC を提案し,仮想チャネルを用いたリング型 NoC,および,垂直バス方式と比較する.さらに,これらの通信方式を搭載したプロトタイプチップを実装し,それぞれの手法による性能,および,面積の違いを測定する.シミュレーションによる評価の結果,プロトタイプチップは 200MHz で動作し,誘導結合部分は 4GHz 超のクロック伝送によるダブルデータレート伝送を実現,平均消費電力は最大は 33.8mW となった.垂直バブルフローおよび仮想チャネルを用いたリング型 NoC は,垂直バス方式と比べ高いスループット性能を実現した.さらに,垂直バブルフローは既存の仮想チャネルを用いる方式よりも面積性能比で優れることが分かった.

著者

佐野 徹 加東 勝 齊藤 貴樹 天野 英晴

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 D (ISSN:18804535)

巻号頁・発行日

vol.J93-D, no.12, pp.2579-2586, 2010-12-01

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動的リコンフィギャラブルプロセッサにおいて,構成情報転送と実行のオーバラップができない際に,データ転送用の結合網を構成情報の転送に転用することで,構成情報転送時間を削減する手法,データバスコンフィギュレーションを提案する.動的リコンフィギャラブルプロセッサMuCCRA-3.32bを対象として,実際に設計及びシミュレーションを行った結果,データバスコンフィギュレーションの適用によってわずか1.3%のハードウェアオーバヘッドで,構成情報の転送時間を半分近くにすることができることが示された.f転送中の消費電力は増加するが,効率的な転送により消費エネルギーは2D-DCTの場合36%の削減が達成された.

著者

関 直臣 ジャオ レイ 小島 悠 池淵 大輔 長谷川 揚平 大久保 直昭 武田 晴大 香嶋 俊裕 白井 利明 宇佐美 公良 砂田 徹也 金井 遵 並木 美太郎 近藤 正章 中村 宏 天野 英晴

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会論文誌. D, 情報・システム (ISSN:18804535)

巻号頁・発行日

vol.93, no.6, pp.920-930, 2010-06-01

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本論文はパワーゲーティング(PG)を使った演算器レベルでの動的スリープ制御による消費電力削減機構の実装及び評価を行う.MIPS R3000のALUからシフタ,乗算器,除算器を分離し,それぞれを動的にパワーゲーティングを行う.省電力化を施したR3000コアと16kByteのL1キャッシュ,TLBを合わせて,ASPLA 90nmで試作チップGeyser-0としてテープアウトした.Geyser-0の性能,電力と面積をポストレイアウト後のシミュレーションにより評価した.この結果,4種類のアプリケーションについてリーク電力は平均約47%減らすことができた.一方,スリープ制御の実装によって生じたエリアオーバヘッドは41%であった.

著者

天野 英晴 長谷川 揚平 中村 拓郎 西村 隆 TANBUNHENG Vasutan

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム (ISSN:09135685)

巻号頁・発行日

vol.106, no.247, pp.19-24, 2006-09-08

被引用文献数

7

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動的リコンフィギャラブルプロセッサ用の簡単かつ効率の良いコンテキスト制御機構およびコンフィギュレーション手法を提案し、プロトタイプチップMuCCRA(Multi-Core Configurable Reconfigurable Array)-1への実装と評価について示す。まず、コンテキストカウンタをベースとしたコンテキスト間接分岐方式を用いたコンテキスト制御を提案する。この方法は、コンテキストの飛び先をPEアレイ上のデータが指定する方法で、状態遷移表が必要がなく、高速かつコストが小さい。また、I/O操作とコンフィギュレーションデータ操作をほぼ同様のダブルバッファを用いて制御するセミシンメトリックコンフィギュレーション方式を提案した。コンフィギュレーションデータをRoMultiC機構を用いてマルチキャストすることで、コンフィギュレーションデータ転送時間はほぼ隠蔽することができる。Rohm社0.18μmCMOSプロセスによる合成の結果、これらの制御機構の占める面積はPEアレイ全体の3%以下であることが明らかになった。

著者

鈴木 正康 山田 裕 出口 勝昭 安生健一郎 粟島 亨 天野 英晴

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2004, no.5, pp.35-40, 2004-01-22

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NECエレクトロニクスが開発したDynamically Reconfigurable Processor (DRP)は、粗粒度のリコンフィギャラブルプロセッサで、内部に持つ16のデータパスの構成情報を切替えることによって、様々な処理を実現する。本稿では、リコンフィギャラブルプロセッサDRP上でのエッジ近傍合成機能付きαブレンダの設計事例を紹介し、DRPの処理能力を検証するため、Pentium 4、Athlon XP、DSP(TI C6713)などのアーキテクチャと比較した。その結果、並列処理の効果的な利用により,エッジ近傍合成機能付きαブレンダを実行した場合、DRPはPentium 4、Athlon XPの3倍、DSPの17倍の処理性能を達成することができた。Dynamically Reconfigurable Processor (DRP) developed by NEC Electronics is a coarse grain reconfigurable processor that selects a data path from the on-chip repository of sixteen circuit configurations, or contexts, to implement different logic on one single DRP chip. This paper describes our implementation of an alpha blender with anti-aliasing capabilities on the DRP. Comparison with various architectures including Pentium 4, Athlon XP, and DSPs (TI C6713) are done to evaluate the potentials of the DRP. Our results show that the DRP outperforms Pentium 4 and Athlon XP by three times, and DSP by seventeen times when compared against the implementation of anti-aliasing alpha blender.

著者

田辺 靖貴 塙 敏博 天野 英晴

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会論文誌. D, 情報・システム (ISSN:18804535)

巻号頁・発行日

vol.90, no.6, pp.1428-1444, 2007-06-01

参考文献数

9

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詳細な性能解析,事前性能予測などを目的に,マルチプロセッサシステムを含めたコンピュータシステムのシミュレータを構築する際に利用可能なスーパスカラプロセッサのシミュレーションモデルとしてISIS-SimpleScalarを開発した.ISIS-SimpleScalarは,シミュレータ構築をサポートするライブラリとして利用可能で,マルチプロセッサシステムでの利用に対応し,スーパスカラプロセッサの動作を詳細にシミュレーション可能なプロセッサモデルである.ISIS-SimpleScalarは,SimpleScalarのsim-outorderモデルを元に開発を行ったが,命令のシミュレーション方法や,共有メモリアクセス要求を外部へ発行するようにしたりといったような変更が必要であった.評価,検証を通し,実装されたプロセッサモデルは,動作速度が低速ではあるものの,スーパスカラプロセッサの動作を反映しつつマルチプロセッサシステムをシミュレーションすることが可能で,シミュレータ構築時の実装コストを低減させられることも示す.

著者

工藤 知宏 横山 知典 周東 福強 清水 敏行 天野 英晴

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. CPSY, コンピュータシステム

巻号頁・発行日

vol.98, no.234, pp.1-8, 1998-08-05

被引用文献数

6

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我々は、ビル内やフロア内などで商用のパーソナルコンピュータやワークステーションを接続し、高速な並列処理を可能にするためのネットワークインタフェースを開発している。このネットワークインタフェースは、マルチユーザ環境における保護されたユーザレベル通信を実現する。プログラマブルロジックデバイスを用い、複数のメモリバンクを持つことにより高速処理を可能にしている。このネットワークインタフェースの実機上の計測とシミュレーションによる評価結果について報告する。

著者

近江谷 康人 天野 英晴

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会論文誌. D, 情報・システム (ISSN:18804535)

巻号頁・発行日

vol.91, no.2, pp.413-434, 2008-02-01

被引用文献数

1

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市販の高性能マイクロプロセッサを用いてバイナリー互換を実現するアーキテクチャエミュレーションは,コンピュータシステムの開発効率の向上に有効な手法である.中でもC言語実装によるインタプリタ方式は,動作原理が単純で,ホストアーキテクチャ依存度が低いなどの特徴をもち,開発費,設計品質,保守性の点で有利である。本論文は,C言語実装によるインタプリタの速度性能を,5種類のレガシー命令セット(Simplescalar PISAとその変形版, PowerPC, M32R, SH4),2種類のRISCホスト,3〜5種類の実装方式による計45種類のエミュレータ試作により評価した.この結果,高性能なマイクロプロセッサを用いC言語でインタプリタを実装すると,(1)インタプリタの共通処理部(コアループ)の処理時間の比率が70〜80%と高くコアループの試作で速度性能の目安が付くこと,(2)C言語に適合したコアループの実装(改良function方式)によりエミュレーション性能が1.3〜2.2倍までに性能向上し,アセンブリ言語記述の80%程度の性能が実現できること,が明らかになった.