- 著者
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小川 一
高井 裕司
水野 雅信
村岡 道明
- 雑誌
- 全国大会講演論文集
- 巻号頁・発行日
- vol.54, pp.137-138, 1997-03-12
プロセッサ設計において、RTレベルより上流でのアーキテクチャの検証及び性能評価を行う試みはいくつか行われでいる。この際、用いられるアーキテクチャの動作記述には、次の点で課題があった。・動作記述の拡張性、流用性 ・下流設計環境との整合性 そこで上記課題を解決するために、アーキテクチャレベルのモデルを明確化し、汎用的なハードウエア記述言語 (Verilog-HDL)を用いて、高速なシミュレーシヨンと性能評価を可能とする動作記述の規約化を行った。本稿では、Verilog-HDL によるアーキテクチャレベルでの動作記述 (アーキテクチャ動作記述) 及びそのモデルを提案し、これを用いた設計フローと通信用プロセッサでの評価結果を報告する。