- 著者
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齊藤 正人
日野杉 充希
恒川 佳隆
三浦 守
- 出版者
- 一般社団法人電子情報通信学会
- 雑誌
- 電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)
- 巻号頁・発行日
- vol.99, no.108, pp.83-90, 1999-06-11
- 被引用文献数
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本稿では,冗長2進表現に基づく極めて高速な加減算器の構成法を提案する.そのためにまず,これまで行われてこなかった減算器に対する検討を行い,その計算規則を提案する.この規則から冗長2進数の表現法の1つである1桁2ビット/3ビット混合表現を用いて加算器と処理速度が等しい減算器を構成し,さらにこの減算器から処理時間を変えずに加減算器へと拡張させる.そして,論理式からゲート数および遅延時間の算出を行う。最後に,VLSI設計システムPARTHENONを用いてVLSI評価を行う.その結果,従来の符号変換器を用いた構成に対してハードウェア量の増加を抑えつつ高速な加減算器が実現できることを明らかにする。