著者

田中 翔 柳澤 政生 戸川 望

雑誌

研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2012, no.4, pp.1-6, 2012-02-24

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半導体の微細化技術の向上に伴い,ソフトエラーによる信頼性低下が問題となっている.そのため,LSI にエラー検出機能を組み込むフォールトセキュア設計の必要性が高まっている.一方,微細化技術の向上によりゲート遅延より配線遅延が支配的となったため,高位合成段階で配線遅延を予測する必要が生じている.配線長が不定である従来のレジスタ集中型アーキテクチャに対し,レジスタをチップ内に均等に配置することで配線長を一定とする RDR アーキテクチャが提案されている.本稿では RDR アーキテクチャを対象とした,部分 2 重化によるフォールトセキュア高位合成手法を提案する.提案手法では入力 CDFG の演算ノードを一部 2 重化することで,レイテンシ制約内で信頼性を最大化する.RDR アーキテクチャで生じる空き領域をフォールトセキュア設計に利用することで面積効率を向上させると同時に,2 重化可能な演算ノード数を増加させる.続いて,挿入比較ノード数を最小化するスケジューリング・バインディングを行うことで余分な演算器動作を抑制し,信頼性向上を図る.計算機実験により提案手法は,フォールトセキュア設計を利用しない手法と比して最大 57% 信頼性を向上させるフォールトセキュア高位合成が可能であることを確認した.As device feature size decreases, the reliability improvement against soft errors becomes quite necessary. A fault-secure system, in which concurrent error detection is realized, is one of the solutions to this problem. On the other hand, the average interconnect delay exceeds the gate delay which leads to the timing closure problem. By using regular-distributed-register architecture (RDR architecture), we can estimate interconnection delays very accurately and influence of their interconnect can be much reduced even in the behavioral level. In this paper, we propose a partial redundant fault-secure high-level synthesis algorithm for an RDR architecture. In fault-secure high-level synthesis, a re-computation CDFG a part of normal-computation CDFG must be scheduled and bound to functional units. Firstly, our algorithm re-uses vacant areas on RDR islands to allocate new function units additionally for the re-computation CDFG.Secondly, we propose a scheduling algorithm which minimize the number of insert comparator nodes. We show the effectiveness of the proposed algorithm through experimental results. Our algorithm reduces the soft error rate by an average of 57% compared with the non fault-secure approach.