著者

小笠原 遼子 角 康之 西田 豊明

出版者

情報処理学会

雑誌

研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2010, no.46, pp.1-8, 2010-03-19

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体験共有型のワークショップに注目し,各自の気づきを共有することで協調作業や他者の視点といったものをメタレベルで学ぶためのワークショップの設計と使用する情報システムに必要な要素の提案を行う.個人作業とインタラクションを繰り返し,相互作用を 2 種類に分けて組み込むといった設計を行い,実際に 2 種類のワークショップをデザインし実践した.これらの分析より,設計の有効性としてメタレベルの学習が起きたことが示唆され,さらに,時間や手順の設計に必要な要素を議論する.We focus on proposes designing "Participatory Experience Workshops", which are sharing participant's experiences and help to widen participant's views and learn how to work together. We propose a total design of the environment, the workshop procedure and the factor for information systems. We set the workshop procedure which repeats individual work and cooperative work, and includes two kinds of cooperative work. As two field trials of the proposed workshop, we discuss important factors for the workshop design.

著者

方波見 英基 齋藤 寛

雑誌

研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2013, no.2, pp.1-6, 2013-01-09

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本稿ではアルテラ社の Field Programmable Gate Array (FPGA) を対象とした Globally-Asynchronous Locally Synchronous Network-on-Chip (GALS-NoC) のアーキテクチャとその設計手法を提案する. GALS-NoC では,マイクロプロセッサ等からなる各ノードは,独自のクロック信号によって制御することができる.ノード間の通信は要求・応答信号による非同期通信である.そのため, GALS-NoC は高性能,低消費電力を実現することが期待できる.実験では, GALS-NoC,マルチクロック NoC,シングルクロックNoC の 3 種類の NoC を実装し,面積,性能,消費電力,消費エネルギーを評価し比較することで, GALS-NoC の優位性や問題点を明らかにする.This paper proposes a design method for a Globally-Asynchronous Locally-Synchronous Net work-on-Chip (GALS-NoC) on Altera field programmable gate array (FPGA). In GALS-NoC, each NoC node such as a processor can be operated with independent clock signal. The communication is performed asynchronously without using a global clock signal. Hence, GALS-NoC is potentially high performance and low power. In the experiments, this paper evaluates the area, performance, power consumption, and energy consumption of the designed GALS-NoC comparing with a single clock NoC and a multi clock NoC.

著者

福田エリック駿 定久紀基 井上浩明 竹中崇 浅井哲也 本村真人

雑誌

研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2014-SLDM-164, no.16, pp.1-6, 2014-01-21

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Memcached は多数のサーバのメモリ上にデータをキャッシングすることで Web サーバなどの応答を高速化する技術である。Memcached の処理は非常に単純である一方大きなメモリバンド幅を必要とするが、既存の汎用プロセッサでは低消費電力と高メモリバンド幅を両立することが難しいため、FPGA を用いて Memcached を高速化する研究が近年盛んに行われている。本研究では、Memcached の機能全体を FPGA に実装する従来のアプローチとは異なり、Memcached サーバ上に搭載した FPGA 搭載 NIC 上に Memcached の機能とデータの一部をキャッシングするアプローチを提案する。ソフトウェアシミュレーションによる評価の結果、本アプローチでは通常のソフトウェアによる Memcached サーバと比べて平均遅延が最大 6 倍改善することがわかった。

著者

上野 伸也 GauthierLovic Eric 井上 弘士 村上 和彰

雑誌

研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2011, no.2, pp.1-6, 2011-10-17

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画像認識用の機器には高性能・低消費エネルギー化が求められており,その手段としてアクセラレータが注目されている.しかしながら,画像認識アプリケーションの特性は多様であり,実行方式が固定されているアクセラレータでは性能が低下する可能性がある.そこで,処理に応じて実行方式を切り換えることが可能な NIMD/MIMD 型アクセラレータ・アーキテクチャを検討する.また,モデルを用いて NIMD/MIMD 型アクセラレータの性能/消費エネルギー評価を行った.その結果,実行方式を MIMD 方式で固定したものに比べ,約 7% の性能向上と約 40% の消費エネルギー削減効果が得られることが分かった.Image recognition used widely in several areas needs high-performance and low power processor. Accelerator is an effective method of high-performance and low-energy. Because conventional accelerator architecture is fixed while features of image recognition is wide variety, it is difficult for conventional accelerator that high-performance and low-energy execution. This paper describes adaptive accelerator architecture that we call NIMD/MIMD accelerator. NIMD/MIMD accelerator is able to select NIMD (No Instruction streams, Multiple Data streams) execution or MIMD (Multiple Instruction streams, Multiple Data streams) execution. In evaluation used model, we find that NIMD/MIMD accelerator is 7% faster and 40% lower energy than MIMD accelerator.

著者

部谷 修平 久住 憲嗣 石原 亨 神山 剛 中西 恒夫 福田 晃

雑誌

研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2011-SLDM-149, no.2, pp.1-6, 2011-03-11

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本論文では AndroidOS 上で動作するアプリケーションの省電力化のためのプロファイリング手法を提案する.従来の消費電力分析技術は分析のために対象システムを稼働させなければならなかったり,計算負荷が大きく手軽ではなかった.またシステム全体の電力しか分析できず,ソフトウェアのクラスやメソッドレベルでのボトルネックの発見には役に立たなかった.本手法はリソース消費ログから消費エネルギーを見積もる軽量な線形モデル式をもとにしているためシミュレーションで手軽にできる.またメソッド単位で電力を分析できるという特徴を持つ.本手法の中で電力分析のための侵襲性の異なる 2 種類のログの取り方を示す.本論文の最後で提案手法についてログの取得方法,誤差と侵襲性について評価した結果,それぞれのログの取得方法について精度と侵襲性の関係を明確化できた.

著者

呉 剣明 加藤 晴久 加藤 恒夫

雑誌

研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2010-SLDM-144, no.69, pp.1-8, 2010-03-19

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多数の携帯電話とデジタルサイネージのインタラクションを可能にするクライアントサーバー型 Bluetooth 通信方式を提案する.Bluetooth は省電力であり,携帯電話機にも普及が進んでいるが,多数の端末の同時接続と,双方向かつデータサイズを制限されないインタラクションは実現できなかった.これに対して,本論文は,ロールチェンジと複数の Bluetooth レシーバーの管理手法により,Bluetooth 仕様の制約を超える多数の携帯電話との同時接続を実現し,携帯電話とデジタルサイネージの間に大容量・双方向データ通信を可能とした.本方式に基づいて複数の携帯電話が同時接続する対戦型ゲームを試作し,レスポンス時間と通信速度の性能評価実験を通して,提案方式の有効性を検証した.

著者

上窪 勇貴 渡邊 実 川人 祥二

雑誌

研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2011, no.15, pp.1-5, 2011-10-17

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近年,ロボットや自動車などに自律制御機能が要求されており,リアルタイムに画像認識が可能な組み込みシステムの開発が急務になっている.しかし,既存の組み込みシステムはイメージセンサ,プロセッサチップ,メモリチップから構成されることが多く,1000 フレーム/秒以上のリアルタイムな画像認識処理を実現する場合,プロセッサメモリ間の情報転送スピードとプロセッサの処理スピードに問題があった.近年では分散処理を目指しビジョンチップも開発されてきたが,多機能なプロセッサや大容量のメモリをコンパクトに実装することが難しく,画像認識まで行えるビジョンチップは未だ開発されていない.そこで我々は細粒度のプログラマブルゲートアレイをベースに高速動的光再構成型ビジョンチップの開発を進めている.本稿ではレンズアレイを使用した高速動的再構成型ビジョンチップアーキテクチャの試験結果について報告する.In recent years, development of a high-speed image processing system is required for autonomous robots, cars, and so on. Since such embedded system must execute image processing operations at 1000 frames/s, there are issues in transferring image information between a processor chip and a memory chip and in processing it. Up to now, some vision chips including processing elements have been developed. However, such vision chip can execute only simple image operations and its performance is insufficient. Therefore, we have been developing a dynamically reconfigurable vision-chip architecture. This paper presents the experimental results of a dynamically reconfigurable vision-chip architecture using a lens array.

著者

青木 孝文

雑誌

研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2011, no.1, pp.1-6, 2011-10-17

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画像マッチングは,コンピュータによる画像の解析・認識・理解などのさまざまな分野で重要になる基本処理である.本稿では,サブピクセル精度の画像マッチングを実現する 「位相限定相関法」 について解説するとともに,その応用について紹介する.応用事例としては,バイオメトリクス認証 (顔照合,指紋照合,虹彩照合,掌紋照合,歯科 X 線画像照合,医用ボリュームデータ照合ほか),工業市場向け超高速画像認識,顕微鏡画像解析,映像信号処理,ステレオ画像/多視点画像を用いた受動型 3 次元計測 (人体計測,ヒューマンインタフェース,車載カメラほか),プロジェクタカメラシステム,コンピュテーショナルフォトグラフイ,医用画像解析 (CT や MRI などのボリュームデータの対応付けと可視化ほか) などがあげられる.This paper presents fundamentals of Phase-Only Correlation (POC) --- a technique for high-accuracy registration of 1D, 2D and 3D signals using phase information of discrete Fourier transform. Since 1990s, our research group has developed a novel technique of phase-based image matching for fingerprint verification and industrial machine vision. We have recently proposed an efficient image correspondence algorithm using POC, which can find pairs of corresponding points between the given two images with sub-pixel accuracy. This allows us to apply the POC technique to a wide range of applications, including smart image sensors, microscope image analysis, passive 3D vision, automotive image processing, image-based human interface, biometric authentication, and medical image analysis.

著者

荒川 豊 田頭 茂明 福田 晃

雑誌

研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2010-SLDM-144, no.50, pp.1-7, 2010-03-19

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本研究では,コンテキストアウェアIME実現へ向けて,コンテキストと入力文字列との相関関係を明らかにするために,Twitter (ツイッター) のつぶやきを収集し分析を行った.ツイッターを分析対象とした理由は,位置情報が付加された文字列が大量に得られることと幅広いユーザ層の文字列が得られることからである.2009 年 12 月 15 日から 2010 年 2 月 1 日の位置情報付きの 13590 件のツイートに対して,位置情報から得られるランドマーク情報と,時間情報から得られるテレビ番組情報とのマッチングを行ない,取得したツイートのうち,4.83% が発言した位置を元に得られるランドマーク情報を含み,8.16% が発言した時間を元に得られるテレビ番組情報を含んでいることを明らかにした.また,一致した文字列は,2~3 文字であることや Web 検索結果の上位 10 件に約 45% が含まれていることを明らかにした.

著者

大原 貴都 藤平 達 茂岡 知彦 新田 泰広 岩崎 力 杉山 達也

雑誌

研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2014-SLDM-165, no.5, pp.1-6, 2014-03-08

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組込みシステムの開発効率向上のため,MATLAB 注 1/Simulink 注 2を用いたモデル駆動開発の適用が進められている.モデル駆動開発の一つである SILS では,S-Function ブロックを用いてソフトウェアをモデル上に取り込む.しかし,S-Function ブロックを用いた際,ブロック間の信号量に比例してシミュレーション速度が低下する課題がある.本稿では,共有ライブラリを用いることで Simulink ブロック間の信号量を削減し,高速なシミュレーションを可能とするモデル構成を提案する.提案手法を業務用空調機器に適用し,暖房のシミュレーション時間を約 90%削減し,本提案手法の有効性を確認する.

著者

田中 翔 柳澤 政生 戸川 望

雑誌

研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2012, no.4, pp.1-6, 2012-02-24

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半導体の微細化技術の向上に伴い,ソフトエラーによる信頼性低下が問題となっている.そのため,LSI にエラー検出機能を組み込むフォールトセキュア設計の必要性が高まっている.一方,微細化技術の向上によりゲート遅延より配線遅延が支配的となったため,高位合成段階で配線遅延を予測する必要が生じている.配線長が不定である従来のレジスタ集中型アーキテクチャに対し,レジスタをチップ内に均等に配置することで配線長を一定とする RDR アーキテクチャが提案されている.本稿では RDR アーキテクチャを対象とした,部分 2 重化によるフォールトセキュア高位合成手法を提案する.提案手法では入力 CDFG の演算ノードを一部 2 重化することで,レイテンシ制約内で信頼性を最大化する.RDR アーキテクチャで生じる空き領域をフォールトセキュア設計に利用することで面積効率を向上させると同時に,2 重化可能な演算ノード数を増加させる.続いて,挿入比較ノード数を最小化するスケジューリング・バインディングを行うことで余分な演算器動作を抑制し,信頼性向上を図る.計算機実験により提案手法は,フォールトセキュア設計を利用しない手法と比して最大 57% 信頼性を向上させるフォールトセキュア高位合成が可能であることを確認した.As device feature size decreases, the reliability improvement against soft errors becomes quite necessary. A fault-secure system, in which concurrent error detection is realized, is one of the solutions to this problem. On the other hand, the average interconnect delay exceeds the gate delay which leads to the timing closure problem. By using regular-distributed-register architecture (RDR architecture), we can estimate interconnection delays very accurately and influence of their interconnect can be much reduced even in the behavioral level. In this paper, we propose a partial redundant fault-secure high-level synthesis algorithm for an RDR architecture. In fault-secure high-level synthesis, a re-computation CDFG a part of normal-computation CDFG must be scheduled and bound to functional units. Firstly, our algorithm re-uses vacant areas on RDR islands to allocate new function units additionally for the re-computation CDFG.Secondly, we propose a scheduling algorithm which minimize the number of insert comparator nodes. We show the effectiveness of the proposed algorithm through experimental results. Our algorithm reduces the soft error rate by an average of 57% compared with the non fault-secure approach.

著者

羽田 裕 石山 康介 青木 教之

雑誌

研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2013, no.12, pp.1-6, 2013-03-06

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上流工程での設計レビューと下流工程におけるテストは,ソフトウェア開発にかかわる代表的な検知活動である.筆者らは,設計レビューの品質向上のため,暗黙知だったものを,テスト観点ツリーという形式知にして設計レビューに適用した.これによって従来であれば流出したであろう欠陥を設計レビューで検出することができた.また,幾つかの開発プロジェクトで繰り返し適用することで,開発チームメンバの教育効果が認められた.Design Review in the upper process and Test in the lower process are typical detective activity about software development. To improve the quality of Design Review, we changed tacit knowledge into explicit knowledge as Test point of view tree. In this way, we detected undetectable defects before in Design Review. In addition, we used it for some projects repeatedly and confirmed the education effect on development team.

著者

滝澤 恵多郎 齋藤 寛

雑誌

研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2013-SLDM-163, no.13, pp.1-6, 2013-11-20

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本稿では,束データ方式による非同期式回路を FPGA に実装するための設計支援ツールセットを提案する.始めに面積や静的タイミング解析のしやすさを考慮し,プリミティブを用いて制御モジュールを定義する.これらを用いて制御回路を実現する.次に設計制約コマンド生成の自動化,タイミング検証の自動化,タイミング違反時の遅延調整の自動化を行うツールセットを提案する.提案するツールセットと商用の FPGA 設計ツールを使用することにより,FPGA を対象にレイテンシ制約を考慮した束データ方式による非同期式回路設計が容易に行える.実験ではいくつかのベンチマークに対し提案するツールセットを適用し,回路面積,実行時間,消費電力,消費エネルギーの観点から同期式回路との比較を行う.

著者

畑 尚志 市川 周一

出版者

一般社団法人情報処理学会

雑誌

研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2009, no.7, pp.25-30, 2009-01-22

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真性乱数生成回路 (TRNG) をデジタル回路で実装する手法として,ラッチのメタスタビリティを利用する回路が提案されているラッチ型 TRNG は実装が難しいためカスタム LSI で実現されてきたが,本研究では FPGA で実装する手法を提案する.提案回路は乱数品質を高めるためにハードマクロで実装し,クロックスキュー低減や内部ノードの負荷均衡化に配慮した.さらに乱数品質と生成速度を改善するため,複数ラッチの出力を XOR してエントロピー収穫を行っている.作成した TRNG は Xilinx Virtex4 FPGA XC4VFX20 に実装し,NIST テストに後処理なしで通過することを確認した.ラッチ 128 個からなる TRNG で,回路規模 290 Slice,生成速度 8.33 Mbps を実現した.Metastability of RS latch is utilizable as an entropy source for true random number generators (TRNG). This kind of TRNG is comprised of logic gates, which can be integrated into a logic LSI. Though latch-based TRNG has been mostly implemented with full-custom LSI technology, this study presents an implementation with common FPGA technology. The RS latch in our TRNG is implemented as a hard-macro to guarantee the quality of randomness, minimizing the clock skew and load imbalance of internal nodes. The quality and throughput are further improved by XOR'ing the output of 32-128 latches. The derived design was implemented with Xilinx Virtex4 FPGA (XC4VFX20), and passed NIST test without post-processing. A TRNG of 128 latches occupies 290 slices, while achieving 8.33 Mbps throughput.

著者

中川 和歩 堀 遼平 熊木 武志 木股 雅章 藤野 穀

雑誌

研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2013, no.36, pp.1-6, 2013-03-06

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近年,家庭やピル等にセンサネットワークを設置し,温度・湿度・赤外線等の計測データを用いて施設全体を管理することで,電力エネルギー消費の削減,セキュリティーの強化など,様々なサービスを行うことが注目されている.今後センサノードの設置数が増加していくと,センサネットワーク自体の消費電力を削減し,電池交換やメンテナンスの頻度を低減することが重要となる.我々は,センサノードの消費電力を極限まで削減する方法として,通常は電源を遮断し,センシングする時間のみに電源を投入するというノーマリーオフ動作の検討を行っている.本研究ではセンサノードの構成要素である,センサ,マイコン等の電源を独立してダイナミックに計測できる測定系を構築した.本測定系を用いて,温度センサと湿度センサを用いて,スタンバイ電流と動作電流,電源投入時の過渡電流・出力安定化時間を測定した.さらに,センサーのノーマリオフ制御およびセンサーデータのA/D変換を行うマイコンの動作電流を測定した.これらの計測結果より,ノーマリーオフ動作を適用した際の消費電力低減効果を明らかにした結果を報告する.Recently, various kinds of services such as energy saving and security monitoring were progressed by monitoring temperature, humidity, and infra-red on sensor networks which are deployed in the home or building. The power saving of sensor node itself will be important with the increasing number of sensor nodes, because the interval of maintenance including battery exchange will be pro-longed. We aim to develop the ultra-low power sensor node by utilizing the "Normally Off" operation by which the power of sensor is only activated during the sensing period. In this study, we have developed power measurement system which can monitor the power consumption of sensor and controller, respectively. We have measured the dynamic power consumption characteristics of temperature and humidity sensors. In addition, we have also measured the dynamic power consumption characteristics of microcontroller. Finally, we clarify the power reduction effect on sensor node by utilizing "Normally Off" operation.

著者

北野 皓一 寺本 晃司 堀田 忠義

出版者

一般社団法人情報処理学会

雑誌

研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2009, no.7, pp.75-79, 2009-01-22

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商用のクラスタシステムは,高価だが OS や開発環境のバージョンが古いことが多く,また高価ゆえに他の研究室と共用での運用となるため, OS や開発環境のバージョンアップの実施は困難である.さらに,多ノードのシステムは広い物理スペースを占有し,かつ多大な電力が必要なため,特別な電源工事や冷房設備工事などが必要となる.本研究では,玄人志向社製の複数台の 「玄箱」 から成るクラスタシステムを提案する.このクラスタシステムは,計算能力の観点からは低スペックではあるが,多ノードのシステムを安価で低消費電力,かつ小さい物理サイズで構築できる.これを,新しいバージョンの OS や並列計算環境のテストを含めた並列化プログラムのテスト用のシステムとして提案する.Most computer cluster, which is produced by a company, is so expensive compared to a PC, and the versions of its operating system and parallel programming development tools are old. But in most cases, a user cannot install and test the higher version OSs and tools, because most cluster is shared by multiple laboratories or sections inside universities, institutes, or companies, because of its high cost. In addition, a cluster which consists of a lot of computers repuires huge physical spaces, a special construction of the electric power, and suitable air conditioners, and these also repuires additional expensive costs. In this paper, the computer cluster, which consists of multiple KUROBOXes of Kuroutoshikou Inc., called "KUROBOX cluster", is proposed. Its performance is very low, but the cluster is very low cost, very low electric power, and very small physical size, comared to most cluster by a company. We propose this cluster as a tester of parallel computer programs, including operating systems and parallel programming development tools.

著者

中尾 和弘 中本 幸一

雑誌

研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2012, no.20, pp.1-6, 2012-02-24

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Android は,スマートフォンだけではなく組み込みシステムとして家電やカーナビ等への利用にも注目されており,今後はスマートフォンや Android を搭載した端末相互間における連携が必要になると考えられる.しかし,Android 端末相互間における情報のやりとりについてはこれまであまり注目されてこなかった.そこで,本稿では Android 端末を用いたアプリケーション層での遠隔サービス呼び出し機能の試作を行い,有用性と課題について検討した.また,アプリケーション層以下での遠隔サービス呼び出しについて,Android OS レベルでの実装のために Binder と AIDL について考察し,どのような設計が考えられるか検討した.Android has been attracting attention as the OS for not only smartphones but also embedded systems. It is necessary that smartphones and embedded systems which Android OS is installed have to coordinate with each other. However, sending and receiving information between Android devices has been gotten less attention. Therefore, in this paper we demonstrate a prototype of the function which calls remote services based on Android and make a feasibility study on utilities and problems. Moreover, we discuss Binder and AIDL to implement calling remote services under the application layer in Android OS and we examine possible architectures.

著者

井田 健太 坂主 圭史 武内 良典 今井 正治

雑誌

研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2012-SLDM-155, no.27, pp.1-6, 2012-02-24

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本研究では,シミュレーション精度をシミュレーション中に変更可能なプロセッサ・シミュレータを提案する.提案プロセッサシミュレータは,シミュレーション中に外部のハードウェアモデルより割り込みが要求されたときに,シミュレーション精度を命令精度からサイクル精度に変更することによりリアルタイムシステムで重要な割り込みの応答サイクル数を,シミュレーションの速度を落とすこと無く評価することができる.実験では,提案シミュレータの,外部のモデルからの割り込みに対する応答と,シミュレーション速度を計測することにより,本手法がシミュレーション速度を犠牲にせずに割り込みの応答サイクル数を計測できることを確認した.

著者

戸田 賢二 森川 治 森本 智之 萩本 有哉 内田 裕之 引地 信之 日比 康守 松本 祐教

雑誌

研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2012, no.33, pp.1-6, 2012-02-24

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ヘテロジニアス・マルチコア技術により Android 機器を高速・省電力化する Ultra-Android プラットフォーム開発プロジェクトの一環として,その性能評価システムを開発した.本システムは,独自開発の FPGA 基板を用い,Ultra-Android を実装する FPGA 基板と AMBA バスで接続を行い,Ultra-Android 側のイベント処理時間を測定したり,Ultra-Android に予め設定したタイミングで入力を行いそのレスポンス時間を測定するなどの機能を有するものである.プロセッサ基板側は殆ど測定の影響を受けずに正確なタイミングデータを計測することができ,Ultra-Android の実時間性能を含めた性能改善に役立つことが期待される.A performance evaluation system for Ultra-Android platform ,which achieves high performance and less energy consuming android apparatus by using heterogeneous multi-core technology, has developed. The evaluation system is implemented on our originally developed FPGA board and connected with another FPGA board where Ultra-Android runs ia AMBA bus. The system is capable of measuring event processing times and response times to pre-defined key-input-sequences. Since software on the microprocessor board is not affected by the measuring and provides precise timing data, performance improvement, in particular real-time performance, is enhanced.

著者

宇佐美 公良

雑誌

研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2011-SLDM-150, no.4, pp.1-6, 2011-05-11

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LSI の低消費電力化を実現する上で代表的な技術が、クロックゲーティングとパワーゲーティングである。本講演では、この 2 つのゲーテイング技術に焦点を当て、技術の基本原理を概説した上で、最新動向について述べる。