本稿では,積和演算ライブラリを高位合成ツール上で実現するフローを提案する.まず,既存の高位合成ツール上の FIR フィルタ専用ライブラリで実現されているハードウェア構造を一般化し,本ハードウェア構造は従来適用対象であったパイプライン回路だけでなく順序回路においても使用可能であること,また DSP ブロックの適切な利用により高性能なデザイン生成が可能であることを示した.高位合成ツール上で本ハードウェア構造を実現する為,積和演算ライブラリ関数の呼出し部を適切な単位で分割し,各分割単位を多サイクル入力型のパイプライン演算器として合成するフローを提案した.本フローを高位合成ツール CyberWorkBench (R) 上に構築し,より高性能なデザインが得られていることを確認した.