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文献詳細
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OA
組合せ最適化問題に向けたCMOS アニーリングマシン
著者
山岡 雅直
出版者
一般社団法人 電子情報通信学会
雑誌
電子情報通信学会 基礎・境界ソサイエティ Fundamentals Review
(
ISSN:18820875
)
巻号頁・発行日
vol.11, no.3, pp.164-171, 2018-01-01 (Released:2018-01-01)
参考文献数
12
被引用文献数
1
組合せ最適化問題を効率良く解くアーキテクチャとしてイジングモデルを用いたアニーリングマシンが提案されている.アニーリングマシンでは組合せ最適化問題を磁性体のスピンの挙動を表すイジングモデルに写像しその収束動作により問題を解く.アニーリングマシンを半導体回路を用いて実装したCMOSアニーリングマシンでは,確定的な動作と確率的な動作の組合せで効率的に解を求める.試作チップにより,組合せ最適化問題の近似解が効率的に求められることを確認するとともに,従来のノイマン形計算機を用いた場合に比べて電力効率が向上することを確認した.また,実用化する際に必要となる技術レイヤについても紹介する.
言及状況
変動(ピーク前後)
変動(月別)
分布
外部データベース (DOI)
1
Mendeley
DOI Chronograph
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組合せ最適化問題に向けたCMOSアニーリングマシン
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@teramonagi 読みます https://t.co/oDs05iUXXe https://t.co/nBypgF1XUp
ちょっと調べるといろいろ情報がでてくるあたり、日立は好イメージ https://t.co/kivNHSy9mV https://t.co/QtTTwaoUh5 https://t.co/WtJ4AYaN4j
原理的は JST の解説記事参照。筆者は日立さんなのでちょっと違うかもしれないけど。 https://t.co/YorHVbNjCY
https://t.co/vvZ98dlZhC
CMOSアニーリングの詳しい解説 https://t.co/8MiITs2e1y
収集済み URL リスト
https://www.jstage.jst.go.jp/article/essfr/11/3/11_164/_pdf/-char/en
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