著者

山岡 雅直

出版者

一般社団法人 電子情報通信学会

雑誌

電子情報通信学会 基礎・境界ソサイエティ Fundamentals Review (ISSN:18820875)

巻号頁・発行日

vol.11, no.3, pp.164-171, 2018-01-01 (Released:2018-01-01)

参考文献数

12

被引用文献数

1

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組合せ最適化問題を効率良く解くアーキテクチャとしてイジングモデルを用いたアニーリングマシンが提案されている.アニーリングマシンでは組合せ最適化問題を磁性体のスピンの挙動を表すイジングモデルに写像しその収束動作により問題を解く.アニーリングマシンを半導体回路を用いて実装したCMOSアニーリングマシンでは,確定的な動作と確率的な動作の組合せで効率的に解を求める.試作チップにより,組合せ最適化問題の近似解が効率的に求められることを確認するとともに,従来のノイマン形計算機を用いた場合に比べて電力効率が向上することを確認した.また,実用化する際に必要となる技術レイヤについても紹介する.

著者

山岡 雅直

出版者

一般社団法人 電子情報通信学会

雑誌

電子情報通信学会 基礎・境界ソサイエティ Fundamentals Review

巻号頁・発行日

vol.11, no.3, pp.164-171, 2018

被引用文献数

1

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組合せ最適化問題を効率良く解くアーキテクチャとしてイジングモデルを用いたアニーリングマシンが提案されている.アニーリングマシンでは組合せ最適化問題を磁性体のスピンの挙動を表すイジングモデルに写像しその収束動作により問題を解く.アニーリングマシンを半導体回路を用いて実装したCMOSアニーリングマシンでは,確定的な動作と確率的な動作の組合せで効率的に解を求める.試作チップにより,組合せ最適化問題の近似解が効率的に求められることを確認するとともに,従来のノイマン形計算機を用いた場合に比べて電力効率が向上することを確認した.また,実用化する際に必要となる技術レイヤについても紹介する.

著者

奥山 拓哉 吉村 地尋 林 真人 田中 咲 山岡 雅直

雑誌

研究報告アルゴリズム(AL) (ISSN:21888566)

巻号頁・発行日

vol.2016-AL-158, no.14, pp.1-7, 2016-06-17

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組合せ最適化問題を省電力かつ高速に解くため,イジングモデルの基底状態探索問題に変換して回路動作で解探索するイジング計算機が提案されている.半導体回路で空間的に効率良く表現可能なイジングモデルは規則的な構造であり,任意の最適化問題を解くためには基底状態を保持しつつモデルを変換する必要がある.本報告では Contractive graph minor-embedding を提案する.提案手法により対角線付き格子グラフに対してスピン数 100 のイジングモデルを 1 秒以内に変換する見込みを得た.

著者

榎本 忠儀 道関 隆国 吉見 信 井田 次郎 一法師 隆志 三木 和彦 山岡 雅直 有本 和民

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)

巻号頁・発行日

vol.105, no.234, pp.85-88, 2005-08-11

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SOI製品が、サーバー、ゲーム機、電波時計等の分野で広がりつつある。一方、ITRSのロードマップによれば、SOIデバイスは、サブ50nm世代以降の微細化デバイスの候補であり、emerging technologyとして"nonclassical CMOS"に分類されている。本パネルでは、まず、ビジネス的観点から、「死の谷越え」のできるSOIデバイスの特徴、アプリケーション、条件を明らかにする。次に、技術的観点から、超高速指向のアプリケーションにターゲットを絞って、サブ50nm世代のLSI設計における問題点を明らかにするとともに、SOIによる対策例を示す。各種SOI技術を「バルクデバイスの置き換え」、「SOIしかできない技術」というような色分けをしながら、今後SOI技術が本当に切り札になりうるのかを議論する。