著者

柳井 啓司 田中 哲朗 武市 正人

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC) (ISSN:09196072)

巻号頁・発行日

vol.1996, no.13, pp.55-60, 1996-01-26

参考文献数

8

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関数型言語向きアーキテクチャを持つプロセッサを,1万ゲート相当のFPGAを用いて実現した.本プロセッサは通常命令を実行するノーマルモードと関数型言語実行のためのリダクションモードの2種類の実行モードを持つ.リダクションモードでの実行を使用頻度の高い5つコンビネータにとどめ,他のコンビネータをノーマルモードで実行するという方針で設計をした結果,少量のハードウェアの追加で製作でき,ノーマルモードのみの実行と比較して5倍程度の速度の向上が確認された.A processor for functional languages was implemented on a Field Programmable Gate Array (FPGA) with 10 thousand gates. This processor has two execution modes, "normal mode" for execution of normal instructions and "reduction mode" for reduction of combinators. The design of this processor is to execute five frequently used combinators in reduction mode and others in normal mode. Combination of normal mode and reduction mode enables the processor to execute functional programs about five times as fast as that only with normal mode.