著者

高橋 博宜 堺 芳信 秋濃 俊郎

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.100, no.645, pp.15-20, 2001-03-01

被引用文献数

10

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ソース端子が電圧源及び接地と接続する全てのプルアップ/プルダウン・トランジスタに静的な基板バイアスを印加したSSDCMOS (Statically Substrate-biased Domino CMOS)回路方式を提案した。この方式に基づき、配線RC負荷に応じて駆動インバータや他のトランジスタ寸法を決めるスーパーセルのレイアウト・アーキテクチャを提案している。本論文では、0.35μmプロセスの実測値に合わせたBSIM3v3モデル・パラメータを使った回路シミュレーションにより、高速化と低消費電力のバランスを意図して設計したAO124回路で、同等なスタティックCMOS回路に対して、面積と遅延時間及び消費電力を比較評価した。ソース端子で取り囲まれた長方形のトランジスタ幅がW=66λ(λ=0.175μm)の時、面積で57%、遅延時間で94%、消費電力で79%に削減した。

著者

堺 芳信 秋濃 俊郎

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.99, no.659, pp.69-76, 2000-03-03

被引用文献数

16

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通常の電源系である[V_<DD>, V_<SS>]の他に、新たな基盤電源系[V_<DD>'(>V_<DD>), V_<SS>'(<V_<SS>)]を追加し、電気的に分離した4種類の基板バイアスで4つの閾値電圧を持たせたCMOS回路で、[V_<DD>, V_<SS>]の根元でソース端子が接続する全てのプルアップ / プルダウン・トランジスタに高い閾値電圧を持たせて、それらの電流を制御する回路方式[1]を提案している。本稿では、この方式に基づくダイナミックなドミノCMOS回路で、0.35μmプロセスに合わせたBSIM3v3モデルを使ったT-SPICEによる回路シミュレーションを行い、その最適な回路設計を試みた。3入力NANDが4並列に構成される組み合わせ論理回路(駆動インバータ付き)で、スタティックCMOS回路の場合に比べ、遅延時間で67%に、面積で69%に減少した。