著者

秋濃 俊郎 中谷 友樹 豊永 昌彦

出版者

近畿大学

雑誌

近畿大学生物理工学部紀要 = Memoirs of the School of Biology-Oriented Science and Technology of Kinki University (ISSN:13427202)

巻号頁・発行日

vol.14, pp.49-62, 2004-09-30

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標準セル方式に基づく大規模集積回路のセル配置処理は、概略配置と詳細配置から構成される。概略配置では、セルの大まかな位置が決められ、詳細配置へ重要な影響を与える。前稿では、シミュレーテッド・アニーリング(SA)法による概略配置のコンピュータ実験により約12,000〜69,000個のセル数を持つ8種のベンチマーク回路を用いて座標精度について詳細に調べ、「約2.5個×平均セル横幅」のスロット幅において総配線長のコスト関数が最小になることを見出した。この結論は、SA法による最適化で、特にセルの初期概略配置(以降、初期配置と言う)で限定されたシミュレーション条件下のものであった。本稿では、約67,000〜69,000個とトップ3となる最大規模のセル数を持つベンチマーク回路に限定し、初期配置、初期温度、温度冷却スケジュール、Metropolis's Monte-Carlo(MMC)法の回数、熱平衡への繰り返し回数など全てのシミュレーション条件を変化させて再度詳細にSA法によるコンピュータ実験を行い、この最適なスロット幅と最終コストがほぼ変わらないことを示した。結果として特に初期温度に関しては、かなり低温からコンピュータ実験を行っても最適な最終解が得られた。また、各ベンチマーク回路で用いられているセル横幅が大きいトップ2から9の平均セル横幅が、コスト改善を妨げる第一要因であると結論付けられる。更に、他のシミュレーション条件の最終解への影響について論ずる。

著者

高橋 博宜 堺 芳信 秋濃 俊郎

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.100, no.645, pp.15-20, 2001-03-01

被引用文献数

10

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ソース端子が電圧源及び接地と接続する全てのプルアップ/プルダウン・トランジスタに静的な基板バイアスを印加したSSDCMOS (Statically Substrate-biased Domino CMOS)回路方式を提案した。この方式に基づき、配線RC負荷に応じて駆動インバータや他のトランジスタ寸法を決めるスーパーセルのレイアウト・アーキテクチャを提案している。本論文では、0.35μmプロセスの実測値に合わせたBSIM3v3モデル・パラメータを使った回路シミュレーションにより、高速化と低消費電力のバランスを意図して設計したAO124回路で、同等なスタティックCMOS回路に対して、面積と遅延時間及び消費電力を比較評価した。ソース端子で取り囲まれた長方形のトランジスタ幅がW=66λ(λ=0.175μm)の時、面積で57%、遅延時間で94%、消費電力で79%に削減した。

著者

堺 芳信 秋濃 俊郎

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.99, no.659, pp.69-76, 2000-03-03

被引用文献数

16

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通常の電源系である[V_<DD>, V_<SS>]の他に、新たな基盤電源系[V_<DD>'(>V_<DD>), V_<SS>'(<V_<SS>)]を追加し、電気的に分離した4種類の基板バイアスで4つの閾値電圧を持たせたCMOS回路で、[V_<DD>, V_<SS>]の根元でソース端子が接続する全てのプルアップ / プルダウン・トランジスタに高い閾値電圧を持たせて、それらの電流を制御する回路方式[1]を提案している。本稿では、この方式に基づくダイナミックなドミノCMOS回路で、0.35μmプロセスに合わせたBSIM3v3モデルを使ったT-SPICEによる回路シミュレーションを行い、その最適な回路設計を試みた。3入力NANDが4並列に構成される組み合わせ論理回路(駆動インバータ付き)で、スタティックCMOS回路の場合に比べ、遅延時間で67%に、面積で69%に減少した。

著者

秋濃 俊郎

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.99, no.108, pp.29-35, 1999-06-11

被引用文献数

6

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0.18μmバルクCMOSによるシステムLSIの前倒し量産が始まったこの時期、低消費電力で且つ高速の標準セル・ライブラリの需要が一段と高まっている。我々は、従来の電源である[V_<DD>, V_<SS>]に加えて、基板バイアス電源として[V_<DD'>(>V_<DD>), V_<SS'>(<V_<SS>)]を加えた2電源系統ダイナミックCMOSセルのライブラリ開発を提唱する。この第I報では、ドミノCMOS回路方式に注目し、低閾値電圧のNMOS論理回路セル部分と、絶対値が高い閾値電圧でクロック付プルアップ/プルダウンや出力伝播インバータの駆動回路セル部分に分離し、各々の基板が電気的に分離した「別の列」にセルを配置する「準スタンダード・セル」のレイアウト方式を提案する。