著者

安河内 真弓 下尾 浩正 山脇 彰 岩根 雅彦

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC) (ISSN:09196072)

巻号頁・発行日

vol.2002, no.22, pp.91-96, 2002-03-07

参考文献数

5

被引用文献数

10

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様々な応用処理に対して適切な回路構成をとることのできる再構成可能プロセッサMRPを提案する.MRPは,1回の回路構成で複数の機能処理回路を構成できる1プレーンマルチファンクション構成により実行回路の書き換え回数を削減し,大規模な回路に対しては1ファンクションマルチプレーン構成を採ることで対応している.MRPは,CPUコア,再構成部制御回路および複数の再構成部実行回路から成り,再構成部実行回路を動的に変更することでローディング時間を隠蔽することができる.予備実験として,1プレーンマルチファンクションを実現する個別部品構成の試作機486RCPを開発し,評価を行ったところ,フィボナッチ数列の第n項算出では最大30倍の性能向上が得られた.This paper presents the Micro Reconfigurable Processor (MRP) can be suitable circuit composition to the various application processing. MRP reduces the number of times of reconfiguration using Single Plane Multiple Function organization, which can constitute two or more functional processing circuits per circuit configuration. Single Function Multiple Plane organization is enable large circuits to be run on limited physical FPGA. MRP contains CPU core, control logic of reconfigurable part and some reconfigurable part, and the dynamic loading circuit reduces overhead for reconfiguration. We report the experiment model 486RCP, discrete parts composition, which developed for the purpose of realization of Single Plane Multiple Function organization. The experiment results show that 486RCP achieves speedup maximum 30 times on Calculation of Fibonacci numbers.