著者

武田 清大 金 均東 中村 宏 宇佐美 公良

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.110, no.316, pp.93-98, 2010-11-22

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パワーゲーティング回路向けのゲート遅延解析法を提案する.提案手法では動的タイミング解析に基づく論理ゲートのスイチンッグ情報の取得,および仮想グランド線電位解析の高精度化によって従来手法と比較して悲観性を大きく削減した遅延解析ができる.評価の結果,スリープトランジスタの面積率が27%の3bit Ripple Carry Adderにおいて,従来手法と比較して57パーセンテージポイントの誤差の改善を達成した.