著者

砂田 徹也 関 直臣 中田 光貴 香嶋 俊裕 近藤 正章 天野 英晴 宇佐美 公良 中村 宏 並木 美太郎

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムソフトウェアとオペレーティング・システム(OS) (ISSN:09196072)

巻号頁・発行日

vol.2008, no.35, pp.163-170, 2008-04-24

被引用文献数

6

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本報告は,省電力化技術であるパワーゲーティングを細粒度に施した MIPS R3000 ベースの CPU チップ Geyser-0 に対して,その上で動作する OS の試作およびその OS を用いてシミュレーションによる電力評価を行う.細粒度は,ALU,SHIFT,MULT, DIV および CP0 のそれぞれを PG の対象とすることを意味する.試作した OS は,例外・割り込み管理機能,システムコール, タスク管理機能を備えており,タイマ割込みによるマルチタスクを実現する.試作 OS によって 4 種類のベンチマークプログラムをマルチタスクで動作させた際の電力評価を行った結果,総電力で平均約 50%,リーク電力で平均約 72%の消費電力削減を実現した.This paper describes prototype of OS for processor Geyser-0 based on MIPS R3000 with a fine grain power gating technique to reduce power consumption and evaluation of power by the simulations when running the OS. The processor has power gating units such as ALU, SHIFT, MULT, DIV, and CP0. The prototype OS has the exception management, the system call, and the task management, and its OS achieves the multitask by the timer interruption. As the results of evaluation running four benchmark program on the OS and the processor, 50% working power and 72% leakage power are reduced.

著者

天野 英晴 並木 美太郎 中村 宏 宇佐美 公良 近藤 正章 鯉渕 道紘 黒田 忠広

出版者

慶應義塾大学

雑誌

基盤研究(B)

巻号頁・発行日

2018-04-01

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誘導結合チップ間無線インタフェース(Through Chip Interface:TCI)を用いて小規模なチップを多数結合し、多様な大規模システムを構築する「ビルディングブロック型計算システム」のチップブリッジを用いたシステム統合方式について研究する。既に開発された複数のLSIチップを、チップ自体をブリッジとすることにより組み合わせ、様々な機能、性能、エネルギー要求を満足するシステム構成の構築法を確立することを目的とする。具体的には、安価なボンディングを用いて多数のチップを組み合わせる積層手法、ソフトウェアからアナログ技術までを駆使して性能、電力をチューニングする手法、チップ内のスイッチとアクセラレータを統合する機構について研究する。2018年度は、TCIを用いたIP(Intellectual Property)の動作検証と、実チップテストを行うためのTCITesterチップを開発した。このチップは、ルネサスエレクトロニクス社65nmプロセスを利用して、3mm X 3mmのサイズで実装した。TCIを装備する様々なチップの上に装着し、その電気的特性を計測し、連続運転試験を行うことができる。他のチップ上に積層するのに先立ち、開発したTCI Tester同士を積層し、TCI IPの転送可能周波数、電源ドロップを計測し、TCI IPを組み込む場合の指針を得た。また、TCI IPを装備したKVSチップ、SNACCチップ、CCSOTBチップそれぞれの単体性能を実チップで計測した。また、積層を行った場合の発熱の時間経過を計測するTHERMO2の積層を行った。様々なチップ積層の可能性を探るため、熱解析ツールの改良を行った。

著者

中村 宏 天野 英晴 宇佐美 公良 並木 美太郎 今井 雅 近藤 正章

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC) (ISSN:09196072)

巻号頁・発行日

vol.2007, no.55, pp.79-84, 2007-06-01

参考文献数

9

被引用文献数

17

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我々は、科学技術振興機構の戦略的創造研究推進事業(CRESTタイプ)の「情報システムの超低消費電力化を目指した技術革新と統合化技術」領域において、平成18年度より「革新的電源制御による次世代超低電力高性能システム LSI の研究」の研究課題を実施している。本プロジェクトは、回路実装、アーキテクチャ、システムソフトウェアの各階層が真に連携・協調し、革新的な電源制御を実現することで高性能システム LSI の消費電力を格段に低下させることを目指している。本稿では、本プロジェクトの構想と目標達成への戦略について述べると共に、現在実施している各研究項目の一部について概要を述べる。We have started a research project of "Innovative Power Control for Ultra Low-Power and High-Performance System LSIs" since 2006 supported by Japan Science and Technology Agency as a CREST research program. The objective of this project is drastic power reduction of high-performance system LSIs. We are planning to achieve this goal by innovative power control realized by tight cooperation and cooptimization of various design levels including circuit, architecture, and system software. In this paper, we present the plan, the strategy, and the current status of our project.

著者

武田 清大 金 均東 中村 宏 宇佐美 公良

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.110, no.316, pp.93-98, 2010-11-22

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パワーゲーティング回路向けのゲート遅延解析法を提案する.提案手法では動的タイミング解析に基づく論理ゲートのスイチンッグ情報の取得,および仮想グランド線電位解析の高精度化によって従来手法と比較して悲観性を大きく削減した遅延解析ができる.評価の結果,スリープトランジスタの面積率が27%の3bit Ripple Carry Adderにおいて,従来手法と比較して57パーセンテージポイントの誤差の改善を達成した.

著者

木村 一樹 近藤 正章 天野 英晴 宇佐美 公良 中村 宏 佐藤 未来子 並木 美太郎

雑誌

研究報告システムソフトウェアと オペレーティング・システム(OS)

巻号頁・発行日

vol.2011, no.7, pp.1-8, 2011-01-17

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演算ユニットにランタイムパワーゲーティング (PG) 技術を施した省電力プロセッサコア Geyser において、OS により PG 動作を制御することでハードウェア単体での PG より電力削減効果を高めることが期待されている.本研究では,PG 実施時のオーバヘッドと電力削減量の損益分岐点がコアの温度により変化することに着目し、ランタイムにコアの温度情報を取得して OS により PG 実施ポリシーの決定を行う制御方式を提案する.またこの方式について FPGA ボード上に構築した評価システムに実装し評価を行い,演算ユニット全体の平均リーク電力を最大約 11% 削減した。'Geyser', the processor core with a fine grain power gating technique, requires further power savings by controlling the behavior of power gating with OS support. This paper describes an approach to improve power saving efficiency of Geyser that is the method by runtime temperature information of CPU core to decide the behavior of power gating, focusing on the fact that the breakeven point of power saving efficiency varies with the temperature. The leakage power consumption of 4 computing units has been reduced by up to 11% with the method on the FPGA evaluation board.

著者

宇佐美 公良

雑誌

研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2011-SLDM-150, no.4, pp.1-6, 2011-05-11

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LSI の低消費電力化を実現する上で代表的な技術が、クロックゲーティングとパワーゲーティングである。本講演では、この 2 つのゲーテイング技術に焦点を当て、技術の基本原理を概説した上で、最新動向について述べる。

著者

関 直臣 ジャオ レイ 小島 悠 池淵 大輔 長谷川 揚平 大久保 直昭 武田 晴大 香嶋 俊裕 白井 利明 宇佐美 公良 砂田 徹也 金井 遵 並木 美太郎 近藤 正章 中村 宏 天野 英晴

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会論文誌. D, 情報・システム (ISSN:18804535)

巻号頁・発行日

vol.93, no.6, pp.920-930, 2010-06-01

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本論文はパワーゲーティング(PG)を使った演算器レベルでの動的スリープ制御による消費電力削減機構の実装及び評価を行う.MIPS R3000のALUからシフタ,乗算器,除算器を分離し,それぞれを動的にパワーゲーティングを行う.省電力化を施したR3000コアと16kByteのL1キャッシュ,TLBを合わせて,ASPLA 90nmで試作チップGeyser-0としてテープアウトした.Geyser-0の性能,電力と面積をポストレイアウト後のシミュレーションにより評価した.この結果,4種類のアプリケーションについてリーク電力は平均約47%減らすことができた.一方,スリープ制御の実装によって生じたエリアオーバヘッドは41%であった.