著者

福本 尚人 佐々木 広 井上 弘士 村上 和彰

出版者

情報処理学会

雑誌

情報処理学会論文誌コンピューティングシステム(ACS) (ISSN:18827829)

巻号頁・発行日

vol.5, no.3, pp.101-111, 2012-05-29

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本稿では,マルチコア・プロセッサの性能向上を目的としたヘルパースレッド実行法を提案する.マルチコア・プロセッサの性能向上阻害要因として,メモリウォール問題の顕著化がある.これに対して,プロセッサ・コアを「演算用」だけでなく「メモリ性能向上用」に用いることで,性能向上を目指す.メモリ性能向上用のコアでは,プリフェッチを行うヘルパースレッドを実行する.提案方式では,コア間の同期などによりアイドルとなったコアを活用しヘルパースレッド実行を行う.さらに,メモリ性能がボトルネックとなる場合,並列プログラムを実行するコアを減らしてヘルパースレッドを実行する.これにより,プログラムの特徴に応じてメモリ性能向上用のコア数を変更することで,演算性能とメモリ性能の間の適切なバランスをとる.提案方式をシミュレータを用いて評価した結果,従来の全コア実行に対して最大で42%の性能向上を達成した.This paper proposes the helper threads management technique for a multicore processor, and reports its performance impact. Integrating multiple processor cores into a single chip, can achieve higher peak performance by means of exploiting thread level parallelism. However, the memory-wall problem becomes more critical in multicore processors, resulting in poor performance in spite of high TLP. To solve this issue, we propose an efficient helper threads management technique. Unlike conventional parallel executions, this approach exploits some cores to improve the memory performance. In our evaluation, the proposed approach can achieve 42% performance improvement to a conventional parallel execution model.

著者

橋口 慎哉 福本 尚人 井上 弘士 村上 和彰

雑誌

先進的計算基盤システムシンポジウム論文集

巻号頁・発行日

vol.2011, pp.306-315, 2011-05-18

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本稿では,3 次元積層 DRAM の利用を前提とし,大幅なチップ面積の増加を伴うことなく高いメモリ性能を達成可能な新しいキャッシュ・アーキテクチャを提案する.3 次元積層された DRAM を大容量キャッシュとして活用することで,オフチップメモリ参照回数の劇的な削減が期待できる.しかしながら,その反面,キャッシュの大容量化はアクセス時間の増加を招くため,場合によっては性能が低下する.この問題を解決するため,提案方式では,実行対象プログラムのワーキングセット・サイズに応じて 3 次元積層 DRAM キャッシュを選択的に活用する.ベンチマークプログラムを用いた定量的評価を行った結果,提案方式は動的制御方式で平均 15% の性能向上を達成した.