著者

橋口 慎哉 福本 尚人 井上 弘士 村上 和彰

雑誌

先進的計算基盤システムシンポジウム論文集

巻号頁・発行日

vol.2011, pp.306-315, 2011-05-18

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本稿では,3 次元積層 DRAM の利用を前提とし,大幅なチップ面積の増加を伴うことなく高いメモリ性能を達成可能な新しいキャッシュ・アーキテクチャを提案する.3 次元積層された DRAM を大容量キャッシュとして活用することで,オフチップメモリ参照回数の劇的な削減が期待できる.しかしながら,その反面,キャッシュの大容量化はアクセス時間の増加を招くため,場合によっては性能が低下する.この問題を解決するため,提案方式では,実行対象プログラムのワーキングセット・サイズに応じて 3 次元積層 DRAM キャッシュを選択的に活用する.ベンチマークプログラムを用いた定量的評価を行った結果,提案方式は動的制御方式で平均 15% の性能向上を達成した.