著者

中島 浩 田浦 健次朗 村上 和彰 中島 浩

雑誌

情報処理

巻号頁・発行日

vol.40, no.2, 1999-02-15

著者

神戸 隆行 守山 朋弘 吉松 則文 村上 和彰

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. CPSY, コンピュータシステム (ISSN:09135685)

巻号頁・発行日

vol.111, no.328, pp.27-32, 2011-11-22

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クラウド・コンピューティングの普及に伴い、開発ツールを提供する際にオンライン・サービスとしての提供、即ちTool as a Service(TaaS)とでも言うべき方法によりユーザ側の利用コストを低減することが可能になってきた。しかし、開発ツールを新規にTaaSとして開発することは開発側にとって大きな負担となる。そこで我々は既存の開発ツールをそのままTaaS化するPlatform for TaaS(PTaaS)、特に堅牢性、可搬性と相互運用性、短い応答時間、柔軟な計算機資源調達に優れると期待される分散ビルド型PTaaSを提案し、その実現の詳細を検討する。

著者

上野 伸也 GauthierLovic Eric 井上 弘士 村上 和彰

雑誌

研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2011, no.2, pp.1-6, 2011-10-17

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画像認識用の機器には高性能・低消費エネルギー化が求められており,その手段としてアクセラレータが注目されている.しかしながら,画像認識アプリケーションの特性は多様であり,実行方式が固定されているアクセラレータでは性能が低下する可能性がある.そこで,処理に応じて実行方式を切り換えることが可能な NIMD/MIMD 型アクセラレータ・アーキテクチャを検討する.また,モデルを用いて NIMD/MIMD 型アクセラレータの性能/消費エネルギー評価を行った.その結果,実行方式を MIMD 方式で固定したものに比べ,約 7% の性能向上と約 40% の消費エネルギー削減効果が得られることが分かった.Image recognition used widely in several areas needs high-performance and low power processor. Accelerator is an effective method of high-performance and low-energy. Because conventional accelerator architecture is fixed while features of image recognition is wide variety, it is difficult for conventional accelerator that high-performance and low-energy execution. This paper describes adaptive accelerator architecture that we call NIMD/MIMD accelerator. NIMD/MIMD accelerator is able to select NIMD (No Instruction streams, Multiple Data streams) execution or MIMD (Multiple Instruction streams, Multiple Data streams) execution. In evaluation used model, we find that NIMD/MIMD accelerator is 7% faster and 40% lower energy than MIMD accelerator.

著者

井上 弘士 村上 和彰

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告. 計算機アーキテクチャ研究会報告 (ISSN:09196072)

巻号頁・発行日

vol.2000, no.110, pp.25-30, 2000-11-29

参考文献数

7

被引用文献数

3

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現在多くのプロセッサ・チップには, 当然のようにキャッシュ・メモリが搭載されている.また, 更なるヒット率の向上を目的として, キャッシュ・サイズは年々増加傾向にある.そのため, キャッシュ・アクセスにおける消費エネルギーが増大し, ひいては, チップの全消費エネルギーに大きな影響を与えるようになってきた.特に, 命令キャッシュへのアクセスは毎クロック・サイクル発生するため, その低消費エネルギー化が極めて重要となる.そこで本稿では, ダイレクト・マップ命令キャッシュの低消費エネルギー化を目的として, ヒストリ・ベース・タグ比較方式を提案する.プログラムの実行履歴に基づき, 必要に応じてタグ比較を行うことで, キャッシュ・アクセス当りの消費エネルギーを削減できる.複数ベンチマークを用いた実験の結果, 従来型タグ比較方式と比較して, 全ての浮動小数点プログラムで約90%以上, 2つの整数プログラムで約80%以上のタグ比較を削減できた.

著者

井上 弘士 Moshnyaga Vasily G. 村上 和彰

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. CPSY, コンピュータシステム (ISSN:09135685)

巻号頁・発行日

vol.102, no.27, pp.55-60, 2002-04-12

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これまでに我々は,ダイレグト・マップ命令キャッシュの低消費エネルギー化を目的として,ヒストリ・ベース・タグ比較(HBTC:History Based Tag-Comparison)方式を提案した.従来型キャッシュでは,ヒット/ミス判定のために,タグ比較が毎アクセス実行される.これに対し,HBTCキャッシュでは,プログラムの実行履歴に基づき必要に応じてタグ比較を行う.そして,無駄なタグ比較処理を動的に検出・削除し,命令キャッシュの低消費エネルギー化を実現する.本稿では,これまでに提案したHBTCキャッシュを改良し,オーバヘッドの小さい新しい実現方式を示す.また,信号処理アプリケーションを中心としたベンチマーク・プログラムを用いて,性能ならびに消費エネルギーに関するより詳細な評価を行う.

著者

神戸 隆行 Lovic Gauthier Victor Goulart Antoine Trouve 平木 哲夫 山﨑陽介 村上 和彰

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告組込みシステム(EMB) (ISSN:09196072)

巻号頁・発行日

vol.2007, no.4, pp.97-102, 2007-01-23

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Redefis は SoC の計算エンジンとなる動的再構成可能な ASIP(アプリケーション特化命令セット・プロセッサ)を動的再構成可能プロセッサを用いて実現するプラットフォームである。Redefis は Redefis プロセッサとソフトウェア開発ツールである Redefis ツールから成る。Redefis プロセッサは実行時再構成可能な LUT ベースの演算装置を備え、それをカスタム命令を介して利用できる。Redefis ツールは Redefis プロセッサでアプリケーションに特化したカスタム命令を実現するための演算装置の構成情報とそのカスタム命令を用いるオブジェクトコードの両方を汎用の高級言語(ここではC言語)で記述されたアプリケーションのソースコードから生成する。以前開発した試作 Redefis プロセッサ Vulcan とそのた開発ツールとして Redefis ツール・チェインの経験を踏まえて新たな試作プロセッサとして Vulcan2 を開発しつつあり、また、Redefis ツールを C コンパイラの枠組みに統合して新たに ISAcc コンパイラ開発した。Redefis is a design platform for designing dynamically reconfigurable ASIPs (Application Specific Instruction Set Processors), which are going to be used as engines in future SoCs. The platform consists of the Redefis processor and its SW development toolset. The Redefis processor contains a LUT-based reconfigurable module capable to be reconfigured on-the-fly via custom instructions. The Redefis toolset analyzes the target application (written in high level C language) and generates specialized Custom Instructions which are referenced in the final compiled object code of the application. An early prototype of the Redefis processor, called "Vulcan" with its relative tool-chain have been developed. Based on the know-how obtained, a new prototype, "Vulcan2", and a restructured development toolset, called ISAcc, which integrates the previous Redefis design tool-chain into C compiler framework.

著者

安浦 寛人 村上 和彰 黒木 幸令 櫻井 幸一 佐藤 寿倫 篠崎 彰彦 VASILY Moshnyaga 金谷 晴一 松永 裕介 井上 創造 中西 恒夫 井上 弘士 宮崎 明雄

出版者

九州大学

雑誌

学術創成研究費

巻号頁・発行日

2002

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本研究では,システムLSI設計技術を今後の高度情報化社会を支える基盤情報技術ととらえ,システムLSIに十分な機能・性能・品質・安全性・信頼性を与えるための統合的な設計技術の確立を目指す.1.高機能・高性能なシステムLSIを短期間に設計する技術では,無線通信機能を有するシステムLSI設計技術の研究を行い,シリコンチップ上にコンパクトで安定なRFフロントエンドを実現するためにコプレナー線路を通常のCMOSプロセスで形成する技術を確立した.また,新しい可変構造アーキテクチャとしてSysteMorphやRedifisプロセッサを提案し,それに対する自動設計ツールとしてRedifisツール群を開発した.2.必要最小限のエネルギー消費を実現する技術としては,データのビット幅の制御,アーキテクチャの工夫,回路およびプロセスレベルでのエネルギー削減技術,通信システム全体の低消費エネルギー化設計手法などを構築した.3.社会基盤に求められる信頼性・安全性を実現する技術としては,安全性・信頼性を向上させるための技術として,ハッシュ関数や暗号用の回路の設計や評価を行った.また,電子投票システムや競売システムなどの社会システムの安全性を保証する新しい仕組みや,セキュリティと消費電力および性能のトレードオフに関する提案も行った.4.社会システムの実例として,個人ID管理の仕組みとしてMIID(Media Independent ID)を提案し,権利・権限の管理なども行えるシステムへと発展させた.九州大学の全学共通ICカードへの本格的な採用に向けて,伊都キャンパスの4000名の職員、学生にICカードを配布して実証実験を行った.本研究を通じて,社会情報基盤のあり方とそこで用いられるシステムLSIの研究課題を明示した.RFIDや電子マネーへの利用についても利用者や運用者の視点からの可能性と問題点をまとめることができた.

著者

村上 和彰

出版者

一般社団法人情報処理学会

雑誌

情報処理 (ISSN:04478053)

巻号頁・発行日

vol.40, no.2, pp.199-201, 1999-02-15

著者

神戸 隆行 GAUTHIER LOVIC GOULART VICTOR TROUVE ANTOINE 平木 哲夫 山崎 陽介 村上 和彰

雑誌

情報処理学会研究報告. ARC,計算機アーキテクチャ研究会報告 (ISSN:09196072)

巻号頁・発行日

vol.171, pp.97-102, 2007-01-22

参考文献数

14

著者

江島 和仁 吉松 則文 村上 和彰

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC) (ISSN:09196072)

巻号頁・発行日

vol.2006, no.8, pp.19-24, 2006-01-24

参考文献数

8

被引用文献数

2

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コンピュータのハードウェアやソフトウェアを実行時に最適化する「動的システム最適化技術」が注目されている.筆者らはSysteMorphという適応型動的システム最適化技術の概念を提案し,その応用システムの研究を行っている.本稿では,SysteMorphの一つの実装形態である,動的ホットパスアクセラレーションの性能を評価する.動的ホットパスアクセラレーションはプログラムの実行時(動的)に最適化対象箇所を検出し,専用のVLIWエンジンで加速実行(アクセラレーション)する技術である.シミュレーションによる評価を行った結果,従来のプロセッサ構成と比較して18%の性能向上を達成可能であることが分かった.Dynamic optimization is one of the most important approachs to improve compute efficiency. So far, we have proposed a feedback directed dynamic and adaptive hardware/software cooptimization technique, called "SysteMorph". In this paper, we evaluate performance of dynamic hotpath acceleration that is an implementation of SysteMorph. In the dynamic hotpath acceleration, we attempt to detect frequently executed parts of target application code at runtime. Then they are executed on a VLIW accelerator. By means of extracting Instructionlevel Parallelism, we can achieve high performance. From our evaluation, it is observed that we can achieve 18% performance gain.

著者

數勇介 林田 隆則 村上 和彰

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2002, no.5, pp.77-84, 2002-01-23

参考文献数

7

被引用文献数

3

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リコンフィギュラブル・コンピューティングとは、FPGA等の再構成可能ロジックを用いて、アルゴリズム全体または一部を論理回路として実装する方法である。これにより、既存のアルゴリズム実現方法であるASICとソフトウェアの中間に位置して、両者の長所である高速性と柔軟性の両立を目的とする。本稿では、リコンフィグラブル・コンピューティングの1システム実現手法である「再構成可能コプロセッサ」に注目し、その性能評価環境について議論する。そして、MPEG2デコード処理への再構成可能コプロセッサの適用例、ならびに、当該性能評価環境上での実装法について紹介する。Reconfigurable computing (RC) is a methodology to implement algorithms by means of reconfigurable fabric such as FPGA, and it aims at exploiting both benefits of two existing methodologies, or high performance of custom hardware approach and high flexibility of processor-based software approach. The paper discusses one of the approaches to RC, or reconfigurable coprocessing, and then describes the development of a testbed system for reconfigurable coprocessing systems. The paper also tries to apply the reconfigurable coprocessing to MPEG2 decoding process, and discusses how to implement it on the testbed system.

著者

平野 恒夫 村上 和彰 小原 繁 長嶋 雲兵

出版者

お茶の水女子大学

雑誌

基盤研究(A)

巻号頁・発行日

1995

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分子軌道計算は、材料化学や医薬品開発のために欠くことのできない手法であり、現在本方法は化学工業においても広く利用され始めている。分子軌道計算は、基底関数の数Nの4乗に比例する演算量および、補助記憶量を必要とするため、タンパク質等の巨大分子の計算は、事実上不可能であった。そこで、本研究では演算時間の大幅な短縮と補助記憶量の削減を目的として、分子軌道計算のための専用計算機MOE(MO Engine)とそれを用いた分子軌道計算プログラムの開発を試みた。このシステムの実現には、既存分子軌道計算プログラムの改良、MOE-LSI(MOE用高度集積チップ)の作成ならびにその専用ボードへの実装が必要である。本研究で開発しようとしたMOEは、パソコンにIEEE1394と呼ばれる標準プロトコルを用いて接続される専用並列計算システムであり、その最小単位であるMOEL-SIを、今回新たに開発した。性能は200MFlopsである。このMOEL-SI5個をボード上に実装した。5個のMOEL-SIはPPRAM-Linkを用いて相互結合されているので、1ボードあたり1Gflopsの性能を示す。一方、分子軌道法計算プログラムの改良としては、現在広く世界で使われているGAMESSをベースに行った。

著者

福本 尚人 佐々木 広 井上 弘士 村上 和彰

出版者

情報処理学会

雑誌

情報処理学会論文誌コンピューティングシステム(ACS) (ISSN:18827829)

巻号頁・発行日

vol.5, no.3, pp.101-111, 2012-05-29

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本稿では,マルチコア・プロセッサの性能向上を目的としたヘルパースレッド実行法を提案する.マルチコア・プロセッサの性能向上阻害要因として,メモリウォール問題の顕著化がある.これに対して,プロセッサ・コアを「演算用」だけでなく「メモリ性能向上用」に用いることで,性能向上を目指す.メモリ性能向上用のコアでは,プリフェッチを行うヘルパースレッドを実行する.提案方式では,コア間の同期などによりアイドルとなったコアを活用しヘルパースレッド実行を行う.さらに,メモリ性能がボトルネックとなる場合,並列プログラムを実行するコアを減らしてヘルパースレッドを実行する.これにより,プログラムの特徴に応じてメモリ性能向上用のコア数を変更することで,演算性能とメモリ性能の間の適切なバランスをとる.提案方式をシミュレータを用いて評価した結果,従来の全コア実行に対して最大で42%の性能向上を達成した.This paper proposes the helper threads management technique for a multicore processor, and reports its performance impact. Integrating multiple processor cores into a single chip, can achieve higher peak performance by means of exploiting thread level parallelism. However, the memory-wall problem becomes more critical in multicore processors, resulting in poor performance in spite of high TLP. To solve this issue, we propose an efficient helper threads management technique. Unlike conventional parallel executions, this approach exploits some cores to improve the memory performance. In our evaluation, the proposed approach can achieve 42% performance improvement to a conventional parallel execution model.

著者

富田 眞治 富田 真治 (1987) 吉田 紀彦 谷口 倫一郎 村上 和彰 福田 晃 末吉 敏則

出版者

九州大学

雑誌

試験研究

巻号頁・発行日

1987

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本研究の主な成果を以下に示す。1.QA-2の総合的性能評価とアーキテクチャの再設計:研究代表者らが以前開発した超長形式機械命令型計算機QA-2のアーキテクチャを評価した結果、機械命令処理の高度パイプライン化、演算器個数に依存しない汎用の機械命令形式などの必要性が明らかになった。この結果、超長形式機械命令型計算機の発展形である単一命令流/多重命令パイプライン(SIMP)方式を考案した。この方式は、短形式機械命令を実装した演算器個数分づつまとめて同時にパイプライン処理することにより、命令処理の時間的かつ空間的な並列度を更に高めようとするものである。2.超長形式機械命令型計算機の試作機開発:SIMP方式に基づく試作機を開発した。開発した試作機は、浮動小数点演算器および固定小数点演算器それぞれ1個を1本の命令パイプラインの核として、4本の多量命令パイプラインを有するものである。命令実行の障害となるデータ依存関係および制御依存関係を実行時に解決するための動的コード・スケジュールリング・アルゴリズムを開発し、試作機に実装している。その結果、命令実行順序がオブジェクト・コード上の命令出現順序と異なるアウト・オブ・オーダー実行となる。本アルゴリズムは他のアルゴリズムと比べて、分岐命令実行の際の選択的な命令無効化、複数のデータ依存関係の検出・表現、分岐命令を跨いだアウト・オブ・オーダー実行および先行実行などが特徴的である。3.超長形式機械命令型計算機用の最適化コンパイラの開発:SIMP方式のための最適化コンパイラに採用する静的コード・スケジューリング・アルゴリズムとして、トレース・スケジューリング法、ソフトウェア・パイプライニング法,ポリサイクリック・スケジューリング法などの試作機への適用を検討した。

著者

村上 和彰 吉井 卓 岩下 茂信

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC)

巻号頁・発行日

vol.1994, no.91, pp.49-56, 1994-10-27

被引用文献数

15

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順調に成長を続けるトランジスタ集積度を技術的背景として,(i)汎用マイクロプロセッサ,(ii)汎用メモリ,および,(iii)粗粒度機能メモリの3面性を備えた新しい汎用機能部品PPRAM(Parallel Processing Random Access Memory Practical Parallel Random Access Machine)を提案している.PPRAMは,(i)大容量の汎用メモリ(SRAMあるいはDRAM),(ii)1個以上の汎用プロセッサ,および,(iii)外部インタフェースを1チップに集積したものである.その方向性は,今日の高性能マイクロプロセッサが進みつつある方向と一致してはいるものの,その目指す製品形態は大きく異なる.本稿ではさらに,PPRAMの応用形態をいくつか紹介し,PPRAM実現に向けて検討すべき課題を示している.This paper proposes a novel concept of LSI products, called PPRAM(Parallel Processing Random Access Memory, Practical Parallel Random Access Machine), which provides the trinity of conventional LSI products: (i) microprocessors, (ii) DRAM and SRAM, and (iii) coarse-grain functional memory. The PPRAMis defined as an LSI which incorporates (i) DRAM or SRAM, (ii) one or more processors, and (iii) external interface logic into a single chip. This paper also illustrates some applications of PPRAM, and then discusses several issues to be resolved to realize the concept of PPRAM.

著者

橋口 慎哉 福本 尚人 井上 弘士 村上 和彰

雑誌

先進的計算基盤システムシンポジウム論文集

巻号頁・発行日

vol.2011, pp.306-315, 2011-05-18

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本稿では,3 次元積層 DRAM の利用を前提とし,大幅なチップ面積の増加を伴うことなく高いメモリ性能を達成可能な新しいキャッシュ・アーキテクチャを提案する.3 次元積層された DRAM を大容量キャッシュとして活用することで,オフチップメモリ参照回数の劇的な削減が期待できる.しかしながら,その反面,キャッシュの大容量化はアクセス時間の増加を招くため,場合によっては性能が低下する.この問題を解決するため,提案方式では,実行対象プログラムのワーキングセット・サイズに応じて 3 次元積層 DRAM キャッシュを選択的に活用する.ベンチマークプログラムを用いた定量的評価を行った結果,提案方式は動的制御方式で平均 15% の性能向上を達成した.

著者

村上 和彰 岩下 茂信 宮嶋 浩志

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC) (ISSN:09196072)

巻号頁・発行日

vol.1996, no.80, pp.155-160, 1996-08-27

被引用文献数

12

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本稿は,メモリーマルチプロセッサー体型ASSP 「PPRAM」向けの標準通信規格『PPRAM?Link』Draft 0.0について,その概要を紹介している.PPRAM?LinkはPPRAMノードならびに(PRAMノードを1個以上含む)PPRAMチップを1対1単方向パラレル/シリアル・リンクで接続し,1Gバイト/秒(パラレル・リンク当り)あるいは1Gビット/秒(シリアル・リンク当り)以上の高速データ転送を可能とする.その論理階層の通信プロトコルは,基本的にはSCI (EEE Std 1596?199)に基づいてPPRAM向けに修正を施したもので,トランザクション.フロー制御,エラー検出,初期化の各プロトコルを含む.ただし,SCIと異なりハードウエア・レベルでキャッシュ・コヒーレンスを保証しないので,SCIのキャッシュ・コヒーレンス・プロトコル相当のプロトコルは含まない.PPRAM?Linkの標準化作業は,PPRAMコンソーシアム(仮称)の正式発足(996年10月の予定)を待って開始し,まずは1年間の予定で『PPRAM?Link Standard(仮称)』Draft 1.0を策定する計画である.This paper outlines an unapproved draft standard for PPRAM-Link. The PPRAM-Link provides a high-bandwidth interface needed for communicating among two or more PPRAM chips, or merged-memory/logic LSIs, by using a collection of fast point-to-point unidirectional links. Based on SCI (IEEE Std 1596-1992) signaling technology, the PPRAM-Link would be defined at 1 Gbyte/s (16-bit parallel) and 1 Gbit/s (serial). The PPRAM-Link supports the SCI-like transaction and flow-control protocols, although it does not provide any cache coherence protocols since PPRAM-based system is NCC-NUMA. The standardization will begin soon, and a proposed standard for PPRAM-Link will complete in a year.

著者

沖野 晃一 冨田 裕人 橋本 浩二 山崎 雅也 大澤 拓 白川 暁 吉井 卓 岩下 茂信 宮嶋 浩志 村上 和彰

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC) (ISSN:09196072)

巻号頁・発行日

vol.1996, no.80, pp.167-172, 1996-08-27

被引用文献数

5

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本稿は,九州大学で現在開発中のPPRAM^R_<mf>仕様に基づく最初の試作LSIであるPPRAM^R_<mf>256?4のハードウエア構成について述べている.計画では,0.25μm CMOS,2層金属配線を用いて,"256"Mビット(2Mバイト)DRAMと"4"個の汎用プロセッサを1チップに搭載する.各プロセッサのロジック規模は50万トランジスタ程度で,24Kバイト・キャッシュを装備.プロセッサ当たりのローカル・メモリ容量は8Mバイトとなる.1998年度中の完成を目指している.This paper describes the hardware organization of the first prototype LSI chip based on the PPRAM^R_<mf> architecture, or PPRAM^R_<mf>256-4, which is now under development at Kyushu University. The PPRAM^R_<mf>256-4 will integrate 256Mb DRAM and four processors into a single chip with a 0.25μm CMOS technology. Each PE (Processing Element) will consist of a simple RISC processor of 500KTr, 24Kbyte cache memory, and 8Mb local DRAM memory. The development will complete by March, 1999.

著者

岩下 茂信 宮嶋 浩志 村上 和彰

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC)

巻号頁・発行日

vol.1995, no.80, pp.1-8, 1995-08-23

被引用文献数

14

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21世紀初頭の製品化を目指して,新しい汎用マイクロプロセッサ・アーキテクチャPPRAM(arallel Processing Random Access Memory/Practical Parallel Random Access Machin)を提案している.PPRAMとは,一言で言えば「大容量メモリおよび複数のプロセッサを1チップに集積し,分散メモリ型マルチプロセッサ構成により本質的に高いチップ内メモリ・バンド巾を活用すると同時に,グローバル・レジスタ・ファイルを各プロセッサが共有することでチップ内プロセッサ間での超低レイテンシ通信/同期を可能にしたオンチップ・マルチプロセッサ・アーキテクチャ」である.本稿では,個々のインプリメンテーション(=アーキテクチャ)に依存しない,PPRAMのアーキテクチャ上の枠組(rchitcctural framewor)について述べている.

著者

林 徹生 本田 宏明 稲富雄一 井上 弘士 村上 和彰

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告ハイパフォーマンスコンピューティング(HPC) (ISSN:09196072)

巻号頁・発行日

vol.2006, no.87, pp.103-108, 2006-07-31

被引用文献数

2

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今日に至るまで種々のプロセッサ・アーキテクチャが提案され,プロセッサの計算性能は著しく向上している.現在では1個のチップに複数のプロセッサコアを搭載することで性能向上を図るチップマルチプロセッサ(CMP)が数多く提案されるに至っているが,高い計算性能を誇るCellプロセッサもその一つである.また,CMPチップの用途として主にメディア処理が想定されているが,その高い計算能力を生かすことで分子軌道法計算等の科学技術計算にも利用可能と考えられる.そこで本研究ではCellプロセッサに分子軌道法計算の主たる計算部分である二電子積分計算を実装し,その性能を評価する.また,分子軌道法計算のような科学技術計算へ対する今後のCMPチップの利用可能性を考察する.As various architectures of processor are proposed until today, the processor performance improves remarkably. Now many chip multiprocessors that planed to improve performance by implementing some processor cores on a chip are proposed, and processor ``Cell'' is one of them. Though the media processing is mainly assumed as a usage of the chip, we think that we can apply their high performance to Science and Technology calculation like Molecular Orbital(MO) calculation. In this paper, we implement Two Electron Integral calculation that is core of MO calculation on Cell processor, and evaluate performance. And we consider the use possibility of chip multiprocessor for Science and Technology calculation like MO calculation.