著者

中嶋 将太 福井 正博

出版者

一般社団法人情報処理学会

雑誌

研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2009, no.7, pp.129-134, 2009-01-22

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近年, LSI の微細化,高性能化に伴い,設計時間の短期化や高性能を維持したままでの低消費電力化といったことが求められるようになった.これらの要求をかなえるために,デザインプロセスにおいて,高いレベルですばやく電力や遅延時間を見積もるということが非常に重要である.本稿では RTL における遅延マクロモデルの提案を行っている.このモデルはVdd, Vt のばらつきに対してトランジスタレベル並みの精度を目標としている.モデル化の手法,及び寄生容量の考慮などに関する検討内容と実験結果について示す.Recent, due to the rapid progress of LSI technology, efficient and low-power designs have been highly required to keep high performance. To satisfy these requests, it is very important to be able to explore the value of power and delay at a high-level early in the design process. This paper proposes a new efficient RTL delay macro-model to address these recent problems. The goal is to provide transistor-level accuracy at the RTL with Vt and Vdd variability. The Modeling algorithm that considers parasitic capacitances and experimental results are discussed.