著者

益 一哉

出版者

東京工業大学

雑誌

基盤研究(A)

巻号頁・発行日

2009

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シリコンCMOS集積回路は、あらゆる情報処理機器のハードウエアの構成要素である。これを支えてきたのは、スケーリング則を指導原理として微細化し、高性能化、低消費電力化し、さらにチップ面積も低減させ低コスト化してきたことにある。再認識すべきは、チップ面積が低減による低コスト化と高性能化を実現してきたことである。することである。デジタル集積回路においては特に長距離配線委おいてはリピータ挿入による面積増大、RF/アナログ集積回路ではインダクタなどの受動素子を利用することから面積低減阻害が大きな課題になっている。本研究ではプロセス世代が進展した際にも、これまでとおりの面積削減と性能向上が両立し得る回路技術の提案、ならびに開発を行った。これらを180nm、90nm、65nm、45nmCMOS集積回路試作を通じて実証した。