著者

山村 周史 青木 孝 安藤寿茂

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC)

巻号頁・発行日

vol.2007, no.79(2007-ARC-174), pp.61-66, 2007-08-01

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我々は,ペタスケールシステム向けのプロセッサアーキテクチャの検討を行っている.ペタスケール規模の科学技術計算アプリケーションを高速に実行するためには,大量の浮動小数点演算を高効率で処理できなければならない.これを実現するために,我々は,既存のスカラプロセッサに対して, SIMD 演算ユニットを拡張装備するアーキテクチャを提案する. HPL および PHASE の主要計算ルーチンを対象として,シミュレーションにより本アーキテクチャの性能評価を行い,その有効性について述べる.

著者

豊島隆志 山村 周史 青木 孝 木村 康則

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC) (ISSN:09196072)

巻号頁・発行日

vol.2007, no.79, pp.181-186, 2007-08-02

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コンピュータシステムの研究,開発において,シミュレータの果たす役割は年々重要となっている.その用途はプロセッサの性能推定から,アプリケーションの分析まで多岐にわたり,様々な要求に応え得る柔軟な設計が必要である.一方で,シミュレーションの対象となるハードウェア,あるいはシミュレータ上で評価するベンチマークは年々肥大化する傾向にあり,必要とされる精度で対象物の全体をシミュレートすることが困難となっている.そのため,高速で精度の高いシミュレーション手法についての研究が注目されている.柔軟性や拡張性,精度と速度の両立など様々な要求に応えるため,我々はシミュレータAiceを設計した.Aiceは用途に合わせて機能を追加,変更することが容易であり,またアプリケーションのシンボル情報を扱うことにより,命令レベルの分析のみならず,関数レベルの分析が可能である.本稿ではAiceを用いた評価の例として,性能情報の時系列表示を利用したアプリケーションの実行フェーズ分析と実行プロファイルを利用した関数ごとの実行コストの評価について示し,Aiceの有効性について議論する.A research and development of modern computer system requires a simulator for various purpose. Some use simulators for performance estimation of new processor architecture, and some apply them to analyze applications. To meet these demands, simulators should be designed as flexible as possible. In addition, target hardware or benchmarks are becoming larger and larger. As a result, the whole investigation using an accurate simulator becomes unrealistic. Many researchers try to establish a simulation framework to realize speed and accuracy simultaneously. We design and develop the simulator called Aice to meet these various requests namely adaptability, expansibility, speediness et al. New features are readily added into Aice, and you can modify the structure of Aice easily. Furthermore, you can achieve application analysis not only on instruction level, but also on function level as it handles symbol information included in application binaries. In this paper, we describe two evaluations with Aice. One is am execution phase analysis in time series. The other is a function cost analysis using execution profile. We also discuss the advantage of Aice noticed in these evaluations.

著者

山本 昌生 山村 周史 久門 耕一

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システム評価(EVA) (ISSN:09196072)

巻号頁・発行日

vol.2003, no.26, pp.1-6, 2003-03-07

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本論文では、Itanium 2やXeonの性能評価や比較および最適化ポイントについて、HPC(High Performance Computing)向けベンチマークの実測結果に基づいて述べる。ベンチマークにはHPC分野の性能評価で広く利用されている姫野ベンチマークを使用した。また、各CPUの性能モニタリング機能を利用して、CPUやメモリのアーキテクチャレベルでの性能分析も行った。実験の結果、両CPUともHPC向けにはプリフェッチによる最適化が非常に効果的であることがわかった。とくに、Itanium 2ではコンパイラが行うソフトウェアプリフェッチのメモリ最適化効果によって、その性能が0.5GFLOPS?1.4GFLOPSと大きく変化し、コンパイラの最適化により性能が大きく左右されることがわかった。In this paper, we describe the performance evaluation, the comparison and the optimization of Itanium 2 and Xeon, based on the result of the benchmark for HPC(High Performance Computing). For the evaluation, we used the Himeno-BENCHMARK, widely used in the HPC field for the performance evaluation. Moreover, we analyzed the performance from the viewpoint of microarchitecture by using the performance monitoring counters built into the processor. The experimental results showed that memory prefetch operations are very effective for HPC on the both CPUs. Especially on Itanium 2, the performance has changed widely from 0.5GFLOPS to 1.4GFLOPS by the effect of a memory optimization with prefetch instructions which are generated by the compiler. So, we found that the performance of Itanium 2 is more strongly controlled by the compiler's optimizations than the performance of Xeon.

著者

山村 周史 青木 孝 安藤寿茂

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC) (ISSN:09196072)

巻号頁・発行日

vol.2007, no.79, pp.61-66, 2007-08-01

被引用文献数

2

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我々は,ペタスケールシステム向けのプロセッサアーキテクチャの検討を行っている.ペタスケール規模の科学技術計算アプリケーションを高速に実行するためには,大量の浮動小数点演算を高効率で処理できなければならない.これを実現するために,我々は,既存のスカラプロセッサに対して, SIMD 演算ユニットを拡張装備するアーキテクチャを提案する. HPL および PHASE の主要計算ルーチンを対象として,シミュレーションにより本アーキテクチャの性能評価を行い,その有効性について述べる.A processor for a peta-scale supercomputer requires achieving high floating point performance with high energy efficiency. To meet these requirements, we propose an architecture with the combination of a high performance superscalar processor core and wide SIMD processing elements. In this paper, we evaluate its performance and effectiveness with an architecture simulator using math kernels of HPL and PHASE.