- 著者
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沖野 晃一
冨田 裕人
橋本 浩二
山崎 雅也
大澤 拓
白川 暁
吉井 卓
岩下 茂信
宮嶋 浩志
村上 和彰
- 出版者
- 一般社団法人情報処理学会
- 雑誌
- 情報処理学会研究報告計算機アーキテクチャ(ARC) (ISSN:09196072)
- 巻号頁・発行日
- vol.1996, no.80, pp.167-172, 1996-08-27
- 被引用文献数
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5
本稿は,九州大学で現在開発中のPPRAM^R_<mf>仕様に基づく最初の試作LSIであるPPRAM^R_<mf>256?4のハードウエア構成について述べている.計画では,0.25μm CMOS,2層金属配線を用いて,"256"Mビット(2Mバイト)DRAMと"4"個の汎用プロセッサを1チップに搭載する.各プロセッサのロジック規模は50万トランジスタ程度で,24Kバイト・キャッシュを装備.プロセッサ当たりのローカル・メモリ容量は8Mバイトとなる.1998年度中の完成を目指している.This paper describes the hardware organization of the first prototype LSI chip based on the PPRAM^R_<mf> architecture, or PPRAM^R_<mf>256-4, which is now under development at Kyushu University. The PPRAM^R_<mf>256-4 will integrate 256Mb DRAM and four processors into a single chip with a 0.25μm CMOS technology. Each PE (Processing Element) will consist of a simple RISC processor of 500KTr, 24Kbyte cache memory, and 8Mb local DRAM memory. The development will complete by March, 1999.