著者

村上 和彰 岩下 茂信 宮嶋 浩志

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC) (ISSN:09196072)

巻号頁・発行日

vol.1996, no.80, pp.155-160, 1996-08-27

被引用文献数

12

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本稿は,メモリーマルチプロセッサー体型ASSP 「PPRAM」向けの標準通信規格『PPRAM?Link』Draft 0.0について,その概要を紹介している.PPRAM?LinkはPPRAMノードならびに(PRAMノードを1個以上含む)PPRAMチップを1対1単方向パラレル/シリアル・リンクで接続し,1Gバイト/秒(パラレル・リンク当り)あるいは1Gビット/秒(シリアル・リンク当り)以上の高速データ転送を可能とする.その論理階層の通信プロトコルは,基本的にはSCI (EEE Std 1596?199)に基づいてPPRAM向けに修正を施したもので,トランザクション.フロー制御,エラー検出,初期化の各プロトコルを含む.ただし,SCIと異なりハードウエア・レベルでキャッシュ・コヒーレンスを保証しないので,SCIのキャッシュ・コヒーレンス・プロトコル相当のプロトコルは含まない.PPRAM?Linkの標準化作業は,PPRAMコンソーシアム(仮称)の正式発足(996年10月の予定)を待って開始し,まずは1年間の予定で『PPRAM?Link Standard(仮称)』Draft 1.0を策定する計画である.This paper outlines an unapproved draft standard for PPRAM-Link. The PPRAM-Link provides a high-bandwidth interface needed for communicating among two or more PPRAM chips, or merged-memory/logic LSIs, by using a collection of fast point-to-point unidirectional links. Based on SCI (IEEE Std 1596-1992) signaling technology, the PPRAM-Link would be defined at 1 Gbyte/s (16-bit parallel) and 1 Gbit/s (serial). The PPRAM-Link supports the SCI-like transaction and flow-control protocols, although it does not provide any cache coherence protocols since PPRAM-based system is NCC-NUMA. The standardization will begin soon, and a proposed standard for PPRAM-Link will complete in a year.

著者

沖野 晃一 冨田 裕人 橋本 浩二 山崎 雅也 大澤 拓 白川 暁 吉井 卓 岩下 茂信 宮嶋 浩志 村上 和彰

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC) (ISSN:09196072)

巻号頁・発行日

vol.1996, no.80, pp.167-172, 1996-08-27

被引用文献数

5

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本稿は,九州大学で現在開発中のPPRAM^R_<mf>仕様に基づく最初の試作LSIであるPPRAM^R_<mf>256?4のハードウエア構成について述べている.計画では,0.25μm CMOS,2層金属配線を用いて,"256"Mビット(2Mバイト)DRAMと"4"個の汎用プロセッサを1チップに搭載する.各プロセッサのロジック規模は50万トランジスタ程度で,24Kバイト・キャッシュを装備.プロセッサ当たりのローカル・メモリ容量は8Mバイトとなる.1998年度中の完成を目指している.This paper describes the hardware organization of the first prototype LSI chip based on the PPRAM^R_<mf> architecture, or PPRAM^R_<mf>256-4, which is now under development at Kyushu University. The PPRAM^R_<mf>256-4 will integrate 256Mb DRAM and four processors into a single chip with a 0.25μm CMOS technology. Each PE (Processing Element) will consist of a simple RISC processor of 500KTr, 24Kbyte cache memory, and 8Mb local DRAM memory. The development will complete by March, 1999.

著者

岩下 茂信 宮嶋 浩志 村上 和彰

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC)

巻号頁・発行日

vol.1995, no.80, pp.1-8, 1995-08-23

被引用文献数

14

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21世紀初頭の製品化を目指して,新しい汎用マイクロプロセッサ・アーキテクチャPPRAM(arallel Processing Random Access Memory/Practical Parallel Random Access Machin)を提案している.PPRAMとは,一言で言えば「大容量メモリおよび複数のプロセッサを1チップに集積し,分散メモリ型マルチプロセッサ構成により本質的に高いチップ内メモリ・バンド巾を活用すると同時に,グローバル・レジスタ・ファイルを各プロセッサが共有することでチップ内プロセッサ間での超低レイテンシ通信/同期を可能にしたオンチップ・マルチプロセッサ・アーキテクチャ」である.本稿では,個々のインプリメンテーション(=アーキテクチャ)に依存しない,PPRAMのアーキテクチャ上の枠組(rchitcctural framewor)について述べている.