著者
山内 寛行
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.105, no.1, pp.29-34, 2005-04-07

本論文では、デジタル家電向けシステムLSI用の混載メモリを、実例に基づき分類し、それぞれの現状と将来展望を簡単に述べる。その後、システムLSIの構造改革に向けたシステム設計者のメモリハングリーの要求に応えるための現状の取組みとその将来展望をSRAMと混載DRAMに焦点を当てて述べる。
著者
藤井 孝治 中西 衛 重松 智志 森村 浩季 羽田野 孝裕 池田 奈美子 島村 俊重 岡崎 幸夫 久良木 億
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.102, no.234, pp.29-34, 2002-07-18
参考文献数
4

指紋認証処理の全てを1つのシリコンチップ上で実行可能とするセルラーロジックプロセッシング回路について論ずる.アレイ状に配置した本回路により,指紋画像の取得から,画像の強調処理,照合処理にいたるまでオンチップで行うことができる.認証のための演算機能として4つのモルフォロジ演算をプロセッシング回路上に実現した.指紋パタンに適した500dpiのアレイ解像度を達成するため,プロセッシング回路の小型最適化を,データパスと論理ゲートの双方について行い,センサ回路とともに50μm角のピクセル回路内に集積した.本回路を用いて試作したワンチップ型の指紋認証LSIでは,他人排斥率0.1%の時の本人排斥率6.5%を達成した.
著者
河合 信宏 川人 祥二
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.102, no.339, pp.75-80, 2002-09-19
参考文献数
7

本論文では,CMOSイメージセンサにおいて高ゲインカラムアンプを用いた際のアンプノイズについて述べる.画素部から信号を読み出す際に,カラムに並べたカラムアンプで増幅することにより,それより後段のノイズを小さく見せることができ,SNRの向上を図ることができる.ノイズ解析モデルを確立し,ノイズ解析を行ったところ,カラムアンプのゲインを大きくすることで,それより後段のノイズを低減できるだけでなく,カラムアンプ自身のノイズも低減できることが分かった.
著者
岩淵 勇樹 秋田 純一
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.107, no.163, pp.165-170, 2007-07-19
参考文献数
8

撮像素子やディスプレイなどの画像システムを構成する画素は、通常は正方などの格子状に配置される。しかしこのような画像システムの映像は、最終的に鑑賞されるわれわれの目には、ギザを伴って映る。この問題の解決のために、従来は高解像度化やスムージングなどの手法がとられてきたが、特に傾きの小さい斜め線のギザは、複数の画素から構成されるためにわれわれの目には知覚されやすく、映像の高精細化を阻む要因となる。本稿では、画素の配置を周期的でない、ビット逆転に基づいた配置とすることでこの問題を解決する方法を提案し、ギザの特性について従来の正方格子状の配置と比較する。なお、従来の格子状の画像データは、垂直・水平方向の伸縮を施した場合、サンプリング点に縞状の疎密ができるが、本方式では垂直・水平方向の伸縮において疎密の変化が小さいという特長もある。
著者
川原 昭文 東 亮太郎 池田 雄一郎 河合 賢 加藤 佳一 早川 幸夫 辻 清孝 米田 慎一 姫野 敦史 島川 一彦 高木 剛 三河 巧 青野 邦年
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.112, no.15, pp.13-18, 2012-04-16
被引用文献数
1

TaOxを用いたReRAMの高速な書換え性能とクロスポイントメモリセルアレイ構成におけるスニーク電流を低減する書込みアーキテクチャにより、443MB/s(サイクル時間17.2ns、64bit並列)と、従来比約2倍の高速な書込みを実現する0.18μm 8Mbit多層クロスポイント型ReRAMマクロを開発した。
著者
早瀬 清 吉田 裕 亀井 達也 芝原 真一 西井 修 服部 俊洋 長谷川 淳 高田 雅士 入江 直彦 内山 邦男 小高 俊彦 高田 究 木村 啓二 笠原 博徳
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.107, no.76, pp.31-35, 2007-05-24

低消費電力と高性能を備えた、4320MIPS4プロセッサSOCを90nmプロセスで設計した。それぞれのプロセッサには、32KBのデータキャッシュを内蔵しており、プロセッサ間のデータキャッシュのコヒーレンシを維持するためのモジュールを内蔵する。プロセッサ毎に処理量に応じた周波数制御と、プロセッサ間のデータキャッシュのコヒーレンシを維持するスリープモードの採用により、低電力を実現する。
著者
中野 鉄平 彦本 里美 森江 隆 永田 真 岩田 穆
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.101, no.248, pp.45-51, 2001-07-26
被引用文献数
1

本論文では, 画像の領域分割後に得られるエッジ情報を利用し, エッジで囲まれた領域を画素並列で個別に抽出するアルゴリズムとそれを実現するLSI回路構成を提案する.1画素毎に1処理モジュールを割当て, 隣接画素の状態で自分の状態を決めるセルオートマトン型のアルゴリズムである.提案する画素回路は極めてコンパクトなので, すでに提案されている画像分割用画素回路内に組み込むことができるが, 今回はFPGAに実装した例を示し, 画素並列処理がどの程度現状のFPGAで可能かを議論する。
著者
亀井 輝彦 Li Yan Lee Seungpil 大和田 健 Nguyen Hao Nguyen Qui Mokhlesi Nima Hsu Cynthia Li Jason Ramachandra Venky 東谷 政昭 Pham Tuan 渡邉 光恭 本間 充祥 渡辺 慶久 井納 和美 Le Binh Woo Byungki Htoo Khin Tseng Tai-Yuan Pham Long Kim Kwang-ho Chen Yi-Chieh She Min Yuh Jong Chu Alex Chen Chen Puri Ruchi Lin Hung-Szu Chen Yi-Fang Mak William Huynh Jonathan Chan Jim Yang Daniel Shah Grishma Souriraj Pavithra Tadepalli Dinesh Tenugu Suman Gao Ray Popuri Viski Azarbayjani Behdad Madpur Ravindra Lan James Yero Emilio Pan Feng Hong Patrick Kang Jang Yong Moogat Farookh Fong Yupin Cernea Raul Huynh Sharon Trinh Cuong Mofidi Mehrdad Shrivastava Ritu Quader Khandker QUADER Khandker
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.112, no.15, pp.7-12, 2012-04-16

19nm製造プロセスを用い、シングルチップとしては最大容量となる128Gb 3-bit/cell NAND型フラッシュメモリを開発した。NAND型フラッシュメモリとしては最大のGb/mm^2である、チップサイズ170mm^2を実現した。3-bit per cellでありながら、All Bit-Line(ABL)アーキテクチャ、Air Gap技術、400MbpsトグルモードI/Oインターフェースの採用により、標準BCH ECCにおいても18MB/sの書き込みスループットを実現した。
著者
柴田 昇 神田 和重 久田 俊記 磯部 克明 佐藤 学 清水 有威 清水 孝洋 杉本 貴宏 小林 智浩 犬塚 和子 金川 直晃 梶谷 泰之 小川 武志 中井 潤 岩佐 清明 小島 正嗣 鈴木 俊宏 鈴木 裕也 境 新太郎 藤村 朋史 宇都宮 裕子 橋本 寿文 御明 誠 小林 直樹 稲垣 泉貴 松本 勇輝 井上 諭 鈴木 良尚 何 東 本多 泰彦 武者 淳二 中川 道雄 本間 充祥 安彦 尚文 小柳 勝 吉原 正浩 井納 和美 野口 充宏 亀井 輝彦 加藤 洋介 財津 真吾 那須 弘明 有木 卓弥 Chibvongodze Hardwell 渡邉 光恭 丁 虹 大熊 直樹 山下 竜二 Liang Guirong Hemink Gertjan Moogat Farookh Trinh Cuong 東谷 政昭 Pham Tuan 金澤 一久
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.112, no.15, pp.1-5, 2012-04-16

世界最小の19nmのデザインルールを用いて64Gb多値(2bit/cell)NANDフラッシュメモリを開発した。片側All-bit-Line S/A構成、1plane構成によりチップサイズは112.8mm^2。ビット線バイアスアクセラレーション及び"BC"State-First書込みアルゴリズムにより、書き込みパフォーマンスは15MB/sを実現。プログラムサスペンド機能とイレーズサスペンド機能により、リードレイテンシー時間は大幅に短縮。400Mb/s/pin 1.8Vの高速Toggle mode InterfaceをNANDフラッシュメモリとしては初めて搭載した。
著者
八木 伸行 福井 一夫 榎並 和雅 佐々木 信之 金野 雄二 斉藤 英貴 伊藤 泰雅 富田 龍一郎
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路
巻号頁・発行日
vol.93, no.288, pp.37-44, 1993-10-22

標準TV信号とハイビジョン信号に適用可能なビデオレート映像信号処理プロセッサLSI(HD-Picot)を開発した.本LSIは,演算器間の可変パイプライン構造,プログラム同期制御方式,プロセッサ間同期機構など映像信号処理に適したアーキテクチャを有し,映像信号処理指向の各種演算を,マイクロプログラム(最大32kワード,各48bit幅)により,37.125MHzの速度,24bit精度で行う.2個のALU,2個の乗算器に加え,アドレス演算回路を有しており,データメモリ(最大2Mbyte)の書き込み, 読み出しと同時にデータ処理を行うことができる.本LSIは,約123kゲートの回路規模でCMOSゲートアレイを用いて作られている.
著者
岩村 淳 横田 英史 内山 邦男 鎌田 富久 尾上 孝雄 松下 秀人 中山 貴司 門田 浩
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.99, no.3, pp.31-35, 1999-04-15

今日、組込みプロセッサは電子的に制御される製品、例えばテレビ、携帯電話、ビデオカメラ、炊飯器、ゲーム機、タマゴッチ、コピー機、プリンタ、PDA、HDD、自動車、等々パソコンのCPU部分は別としてあらゆる"システム"の頭脳として組み込まれ活用されています。では、0.1um前後の微細加工技術が利用可能になり、チップ当りのdRAM容量はギガビットで語られ、CPU性能はMIPS値に代わってGIPSあるいはBOPSで評価され、デジタルTV放送が本格化し、光ファイバー網が日本の過半を覆う、と言われている2005年頃にはどのような性能、特徴、スペックを持ったプロセッサが、どのような用途、製品に適用されているのでしょうか? ディスカッションに先立ち、各パネリストの皆さんには各々がイメージするその時点における組込みプロセッサ像を語っていただき、各自の専門分野から予見される問題点等につきコメントしていただきます。
著者
岡本 恵介 小泉 圭輔 廣島 佑 渡辺 重佳
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.107, no.511, pp.81-86, 2008-02-29

3次元型トランジスタを用いたシステムLSI設計法、特に素子領域のパターン面積の縮小効果について検討した(検討したモチーフはNAND,NOR等の基本回路とテーパ型バッファ回路)。この検討により、FinFETを用いることでパターン面積が大幅に削減できる可能性が有ることがわかった。そこで、CMOSセルライブラリヘ"平面型+FinFET型"方式を適用し、側壁チャネル幅を最適化することにより、動作速度、消費電力等の性能を犠牲にする事無くシステムLSIの素子領域のパターン面積を従来の平面型の場合の約40%に縮小できることを示した。今後設計上の幾つかの検討項目を解決することにより、"平面型+FinFET型"方式は将来のシステムLSI実現の有力な候補になる。
著者
佐野 公一 村田 浩一 尾辻 泰一 明吉 智幸 清水 直文 佐野 栄一
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.99, no.559, pp.35-40, 2000-01-19

共鳴トンネルダイオード(RTD)と単一走行キャリアフォトダイオード(UTC-PD)を用いた80Gbit/s Dフリップフロップ回路について報告する。RTDとUTC-PD中のAC電流を考慮した回路設計手法が回路高速化の鍵である。RTDとUTC-PDをモノリシック集積するプロセスによる試作回路は、7.68mWの低消費電力で80Gbit/s D-FF動作を達成した。80Gbit/sのフリップフロップ動作は最高速である。
著者
名野 隆夫 菊地 修一 岩津 勝彦 西部 栄次 鈴木 琢也 佐々木 義智 伊藤 和男 小林 春夫
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路
巻号頁・発行日
vol.98, no.352, pp.79-86, 1998-10-23
参考文献数
11

本論文はBSIM3v3SPICEモデルによる、高耐圧MOSデバイスのモデル技術について報告する。標準のSPICEモデルは高耐圧MOSデバイスの電圧依存を持つR_d、R_sに対して高精度なモデルを提供しておらず、電圧-電流特性のシミュレーションと実測値との間に大きな差異を生じる。我々はオリジナルBSIM3v3のパラメータの一部に対して本来とは異なる物理的な意味合いを設定しR_d、R_sの電圧依存を表現する技法を考案した。本技法により得たパラメータによる、高耐圧MOSデバイスの電圧-電流特性のシミュレーションと実測値とは非常に良く一致する。提案モデル技法と高耐圧MOSデバイスの動作原理との関係についても検討を行った。
著者
梶野 敦 雨宮 好仁
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路
巻号頁・発行日
vol.93, no.231, pp.17-22, 1993-09-17

LSIコンピュータの限界を打破するものと光コンピューティングが期待されるている。しかしその速度性能についてはこれまで正確な予測がされなかった。ここでは積和演算処理を例にとってアナログ光演算器とアナログLSI演算器の速度性能を比較する。第一段階として雑音による本質的な速度性能の限界を解析した。アナログ光演算器とアナログLSI演算器の雑音はそれぞれショット雑音と熱雑音であり、この雑音による積和演算器本体のみの速度性能限界を比較した。その結果、両演算器本体の本質的な速度性能自体には大差はないという結果を得た。
著者
伊藤 洋 高瀬 覚 串山 夏樹
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.99, no.93, pp.1-7, 1999-05-27
参考文献数
2

非独立16バンク構成、ダイレクトラムバスインターフェースを用いたバンド幅1.6GByte/sの72Mb DRAMを開発した。スペアエレメントとヒューズセットの対応を全く独立にするマルチバンク構成のDRAMに適したフレキシブルマッピングリダンダンシ技術を採用することによって、従来のリダンダンシ方式を用いるの比べ、13%のチップ面積の削減が実現できた。また、リフレッシュ周期を長くし、データ保持能力の弱いセルだけを付加的にリフレッシュするアディショナルリフレッシュ方式を用いることによって、0.6%のチップ面積増でリフレッシュ電流を約1/4まで低減できた。
著者
杉崎 太郎 中村 元昭 柳田 将志 本田 元就 篠原 光子 生田 哲也 大地 朋和 釘宮 克尚 山本 亮 神田 さおり 山村 育弘 屋上 公二郎 小田 達治
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.107, no.1, pp.47-52, 2007-04-05

65nm世代以降、最も一般的に用いら手いる6T-SRAMは多くの問題に直面している。そこで、我々は6T-SRAMに代わるSRAMを検討している。今回、バルクシリコンウエハーを用いて、サイリスタをSRAM(Static Random Access Memory)セルに応用することを試みた。このBulk Thyristor-RAM(BT-RAM)は、バルクシリコンウエハーを用いているために、コストを抑えることができる上に混載デバイスとの相性もよい。さらに100psの高速書き込み/読み出しが可能、オン電流とオフ電流の比が10^8以上、スタンバイ電流が0.5nA/cell以下と非常に良好な特性を示した。また、アノード領域に選択エピタキシャル技術を用いることで、理想セルサイズも30F^2(Fはデサインルール)と従来型の6T-SRAMの約1/4のサイズになっている。このようにBT-RAMは現在SRAMの直面している問題を解決し、65nm世代以降に有望なデバイスであることがわかった。
著者
西井 修 荒川 文男 石橋 孝一郎 中野 定樹 志村 隆則 鈴木 敬 橘 貢 戸塚 米太郎 津野田 賢伸 内山 邦男 山田 哲也 服部 俊洋 前島 英雄 中川 典夫 成田 進 関 光穂 島崎 靖久 里村 隆一 高須賀 知哉 長谷川 淳
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路
巻号頁・発行日
vol.98, no.23, pp.17-24, 1998-04-24
被引用文献数
6

2命令を同時に実行し、チップサイズが58mm^2のマイクロプロセッサを開発した。0.25ミクロン, 5層配線CMOSプロセスを用い、200MHz動作時の消費電力は1.2Wである。本報告は、チップ概要、低電力のための機構、および高性能化のために行った設計内容について述べる。浮動小数点演算の高性能化のため、1クロックにつき7個の単精度浮動小数点演算を処理可能なグラフィックFPU、およびサポート命令を設けた。このグラフィックFPUは2ステージ構成の4元内積(積和)演算器を有する。該内積演算器のディレイ(シミュレーション値)は3.69nsである。
著者
吉川 薫平 松本 大 佐々木 悠太 永田 真
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.110, no.315, pp.1-6, 2010-11-22

近年のVLSIの大規模化・高集積化・低動作電圧化によりチップ内部の電流密度上昇や雑音マージンの低下がおこり,電源雑音が顕在化している.製造するLSIの動作保証や性能保証のため,設計段階での電源雑音対策が求められている.本稿ではプロセッサ搭載チップを対象とした電源雑音の周波数成分評価について報告する.回路動作時に発生する電源雑音をオンチップモニタ回路を用いて時間領域で取得し,フーリエ変換を行うことで周波数成分評価を行った.さらに,磁界プローブを用いてプリント基板上での電源雑音測定を行い,チップから外部漏洩する雑音の周波数成分評価を行った.また,容量充電モデルを用いた電源雑音解析を行い,比較評価することで解析モデルが設計段階において,チップ内部における電源電圧変動およびプリント基板上に漏洩する電源雑音把握に有効であることを示した.
著者
鈴木 豊 阿部 賢史 山田 英一 秋山 承太郎 雨海 正純
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.105, no.267, pp.45-48, 2005-09-01

近年半導体パッケージの統合化、微細化、小ピッチ化に伴い開発されたスタック・ダイ・パッケージの内部構造の影響が与えるダイのストレスについて、ストレスセンサーを使用して定量的に評価した。ストレス測定は信頼性試験下で行い、各試験下におけるダイのストレスを測定した。また、4点曲げ試験との相関を取ることで、ストレスセンサーの定量的な応力の測定を行った。