著者

秋田 直己 佐々木 敬泰 大野 和彦 近藤 利夫

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC) (ISSN:09196072)

巻号頁・発行日

vol.2007, no.79, pp.109-114, 2007-08-02

参考文献数

8

被引用文献数

1

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近年,モバイルコンピューティングからハイパフォーマンスコンピューティングに至るまで,幅広い分野において低消費エネルギーと高性能の両立が要求されており,様々な手法が研究されている.現在行われている低消費エネルギー化の手法の一つとしてDVSがある.しかし,この手法は将来的に消費エネルギー削減効率の低下が予想される.なぜなら近年CMOSの電源電圧は低下の一途をたどり,電源電圧の下げ幅は小さくなっているからである.そこで我々は,電源電圧に依存しない低消費エネルギー手法として可変パイプライン段数アーキテクチャ(VSP)を提案している.VSPとはパイプライン段数を動的に変化させ,同時にグリッチの緩和を行うことで,高性能と低消費エネルギーの両立を目指す手法である.VSPは高性能と低消費電力の両立を実現できるが,VSPの要素技術であるLDS-Cellを導入することでパイプラインレジスタの遅延増大を招くという問題があった.LDS-cellとはパイプラインステージ間に存在するD-FFの動作を動的にD-ラッチへ変化させることでパイプライン統合と同時にグリッチの緩和を行うものである.そこで本論文ではVSP手法を実現する上で重要なセルであるLDS-cellの改良及び評価を行った.提案手法を詳細設計し,評価したところ,従来のLDS-cell と比較して15%程度高速化できた.Recently, in the field of not only mobile computing but also high performance computing, the achivement of low energy computing and high performance computing is required simul taneously. The DVS (Dynamic Voltage Scaling) is one of the current major methodoligics for low power devices. However by DVS, the lower the chip voltage becomes in the future, the less energy saving we get by DVS. So, in order to reduce the power consumption for lower voltage devices, we propose VSP (Variable Stages Pipeline) processor with the LDS-cell that unifies pipeline stages dynamically and also decreases power consumption caused by glitch propagations on low energy mode. But, because the delay of the LDS-cell is larger than a D-FF, the maximum clock rate for VSP must be lower than the original processor. So this paper improves the LDS-cell to reduce latency and power consumption. According to evaluation results, the improved LDS-cell can achieve 15% faster than the conventional LDS-cell.

著者

佐々木 敬泰 高山 毅 弘中 哲夫 藤野 清次

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC) (ISSN:09196072)

巻号頁・発行日

vol.1997, no.76, pp.127-132, 1997-08-20

参考文献数

5

被引用文献数

1

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本稿では,著者らが提案している投機的問合せ処理をマルチトランザクション環境下で高速に行う手法を提案する.投機的問合せ処理とは,ユーザが検索条件を入力する前の検索条件を考慮している間に,投機的に間合せ処理を開始することにより応答時間を短縮するものである.従来の実装方式では,投機のためのプロセス生成を動的に行っていたため、マルチトランザクション環境下において,通信/OSのオーバヘッドの累積が無視できず,応答時間が必ずしも十分短いとはいえなかった.本稿では,プロセスの起動を静的に行うことにより,上記オーバヘッドを低減することで高速化を行う.シミュレーション・プログラムを用いた評価によると,本稿の提案手法では,従来よりも応答時間の短縮が図れることがわかった.This paper proposes a methodology in order to reduce a response time of speculative query processing in multi-transactions environments. The speculative query processing is a technique, we propose to reduce a response time. That is, the DB system starts to process, in parallel some candidate queries corresponding to their distinct selection conditions before a single true selection condition is inputted. This paper proposes an effective algorithm for multi-transactions environments. With the algorithm, it is possible to keep the overheads down on communications and OS, and to reduce a response time. According to our experiments, this algorithm is more effective than the conventional method.

著者

中林 智之 佐々木 敬泰 大野 和彦 近藤 利夫

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 D (ISSN:18804535)

巻号頁・発行日

vol.J94-D, no.4, pp.646-656, 2011-04-01

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近年,モバイル端末等の消費エネルギーの増大が問題となっており,低消費エネルギーと高性能の両立が要求されている.そこで我々は,その要求を満たす手法の一つとしてVSP(Variable Stages Pipeline)を提案している.VSPはパイプライン段数を動的に変化させることで低消費エネルギーと高性能の両立を目指す手法である.また,LDS-cellという特殊なセルを導入することでパイプラインステージ統合によって増加する回路内のグリッチを削減している.しかし,LDS-cellはグリッチを低減するためにクロックを供給する必要があるため,クロックトリーの消費エネルギーが増大する危険性がある.そこで本論文ではLDS-cellの駆動によるオーバヘッドを低減する手法として,LDS-cellへのクロックゲーティング適用と,高性能セミスタティックTSPC DFFをベースとした改良型LDS-cellを提案する.更に,二つの提案手法を併用した場合に発生する問題点を解決する手法も提案する.提案手法を実装し,評価を行ったところ,従来VSPから18%消費エネルギーが低減できた.

著者

佐々木 敬泰 土江 竜雄 弘中 哲夫 児島 彰

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC) (ISSN:09196072)

巻号頁・発行日

vol.1996, no.80, pp.215-220, 1996-08-27

被引用文献数

1

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スーパスカラ・プロセッサでは,スーパスカラ度に見合う十分なデータ供給バンド幅を確保するため,ロード/ストア・ユニットの多重化を行う.しかし,同一サイクルに多重度分のロード/ストア命令を実行できなければ多重化したロード/ストア・ユニットに見合った性能向上は望めない.そこで,複数のロード/ストア命令に対応できるマルチポートのデータ・キャッシュの実現方式について検討する.To achieve enough data bandwidth balanced with superscalar degree, the load/store units must be multiplied. However if we don't have enough data bandwidth to process the load/store instructions provided by the multiple load/store unit every clock cycle, the multiplied load/store unit will be useless. This paper discuss the technique to implement multiport data cache that supplies enough bandwidth for multipled load/store requests.