著者

堀 洋平 片下 敏宏 坂根 広史 佐藤 証 戸田 賢二 今井 秀樹

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report (ISSN:09135685)

巻号頁・発行日

vol.108, no.300, pp.87-92, 2008-11-10

被引用文献数

1

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近年,暗号モジュールの電力波形や電磁波などから内部の情報を暴露する新たな物理攻撃であるサイドチャネル攻撃が登場しており,その対策方法や評価基準の策定が急務となっている.我々は,統一された実験環境の構築により国際標準規格の策定へ貢献する目的に,サイドチャネル攻撃に対する標準評価ボードSide-Channel Attack Evaluation Standard BOard(SASEBO)を開発し,標準実験環境として国内外の研究機関へ配布を行っている.また,実験に必要となる暗号モジュールや制御IPマクロ,およびそれらのドキュメントも配布している.本論文では,標準評価ボードによる環境を紹介し,現在開発を行っている安全性を検証するソフトウェアについて述べる.

著者

森岡 澄夫 佐藤 証

出版者

一般社団法人情報処理学会

雑誌

情報処理学会論文誌 (ISSN:18827764)

巻号頁・発行日

vol.44, no.5, pp.1321-1328, 2003-05-15

被引用文献数

21 8

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次期米国標準の128ビット共通鍵ブロック暗号AESにおいて,論理設計の工夫によって回路の消費電力を減らす方法を検討した.今回筆者らが行った調査では,AESの消費電力の大半をS-Boxと呼ばれる非線形変換を行う組合せ回路が占めており,S-Boxの消費電力は回路中を伝播するダイナミックハザードの量で決まる.本稿では,消費電力の少ないS-Boxの論理回路構成法(multi-stage PPRM)を提案する.その方法では,合成体上で演算を行うことによって回路規模を減らすとともに,二段論理を何ステージか直列につなげることによって,各ゲートへの信号到達時間を揃えハザード発生を減らす.この結果,これまで知られているS-Box回路と比べて半分から3分の1以下の消費電力を達成した.本手法は,S-Boxにガロア体の逆元演算を用いたその他多くの共通鍵暗号回路にも有効である.Reducing the power consumption of AES circuits is a critical problem when the circuits are used in low power embedded systems.We found the S-Boxes consume much of the total AES circuit power and the power for an S-Box is mostly determined by the number of dynamic hazards.In this paper,we propose a low-power S-Box circuit architecture: a multi-stage PPRM architecture.In this S-Box, (i) arithmetic operations are peformed over a composite field in order to reduce the total circuit size,and (ii) each arithmetic operation over sub-fields of the composite field is implemented as PPRM logic (AND-XOR logic) in order to reduce the generation and propagation of dynamic hazards.Low power consumptions of 29uW at 10\,MHz using 0.13um 1.5V CMOS technology were achieved,while the consumptions of the conventional S-Boxes are two or more times larger.The proposed method is effective in the other common-key ciphers whose S-Boxes use Galois field inversion.

著者

佐藤 証 片下 敏宏 坂根 広史

出版者

国立研究開発法人 産業技術総合研究所

雑誌

Synthesiology (ISSN:18826229)

巻号頁・発行日

vol.3, no.1, pp.56-65, 2010 (Released:2010-04-28)

参考文献数

25

被引用文献数

2 7

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近年、暗号アルゴリズムを実装した暗号モジュールの利用が急速に拡大しており、その実装の安全性評価手法の標準化と、公的機関による評価・認証制度の確立が求められている。特に、暗号モジュールの消費電力や電磁波を解析して、その内部の秘密情報を盗み出すサイドチャネル攻撃が大きな注目を集めている。しかし、各研究機関における独自の実験環境が、その解析結果の追試や評価手法の標準化を妨げていた。そこで我々は、サイドチャネル攻撃の標準評価環境として暗号ハードウエアボードおよび解析ソフトウエアを開発し、世界中の研究機関での利用を進めながら、国を超えた産学官連携により、国際標準規格策定への貢献を行っている。