著者

山本 真晴 Anh-TuanHoang 小出 哲士

雑誌

研究報告システムとLSIの設計技術(SLDM)

巻号頁・発行日

vol.2014, no.18, pp.1-6, 2014-11-19

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研究では,先進運転支援システム (ADAS) のためのコンパクトなハードウェアに実装可能で,リアルタイム (15~30fps) 処理可能な,速度標識認識処理における数字認識部分のハードウェア向けアルゴリズムと FPGA アーキテクチャの開発である.提案手法では,まず入力画像から速度標識候補領域の検出を行い,簡単な算術・論理演算で抽出可能な特徴量を用いることにより,FPGA 実装によるリアルタイムな速度標識認識を可能にした.また,認識精度については,昼間の標識で 99%以上,夜間 (雨天の夜間を含む) の難しい場合に対しても 94.2%の認識率を達成した.In this paper, we propose a hardware-oriented speed traffic-sign recognition algorithm and its FPGA architecture in which real-time processing is possible for Advanced Driving Assistant System (ADAS). The proposed algorithm performs the sign detection using binary images, which are converted from a grayscale input images. The proposed method enables real-time speed sign recognition for FPGA implementation by using run lengths of pixel within a candidate region and black and white pixel-histograms in the region which are easily calculated by simple arithmetic and logical operations. From the experimental results, the proposed method achieves the recognition accuracy up to more than a 99 % in daytimes and up to a 94.2 % at nights including rainy night situations.

著者

今福 渉 アンサリ タニア 川畑 明雄 マタウシュ ハンス ユルゲン 小出 哲士

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. NLP, 非線形問題 (ISSN:09135685)

巻号頁・発行日

vol.109, no.200, pp.91-96, 2009-09-17

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本研究では,保存された参照データの中から最も類似するデータを検索する連想メモリアーキテクチャを手書き文字の学習と認識に適用する.提案する連想メモリはディジタル・アナログ混載全並列型最類似一致検索回路を用い,高速・低消費電力・小面積を達成している.また,新規参照データを認識するために,人間の脳の機能を模倣する短期・長期メモリの概念に基づいた学習機能を追加した.更に,認識率を向上させるために,それぞれの保存された参照データに対して認識された入力パターンを平均化して,定期的に対応する参照データを更新する参照データ最適化アルゴリズムを提案する.そして,手書き文字の学習と認議に応用するために,提案したアーキテクチャを0.18μm CMOSテクノロジを用いて設計し,提案されたアルゴリズムとアーキテクチャの検証を行った.シミュレーション結果より,試作チップの処理性能としては1秒当たり入力文字画像数30万個を実現した.

著者

小出 哲士 北川 章夫 若林 真一

出版者

広島大学

雑誌

基盤研究(B)

巻号頁・発行日

2000

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本研究では,ディープサブミクロンVLSIチップのレイアウト自動設計に注目し,ディープサブミクロンVLSIチップの実用化と共に顕著になってきた回路のパフォーマンスの考慮,ハード・ソフトマクロブロックの考慮,及び設計時間の短縮,等の問題を解決するための以下の新しいレイアウト設計手法を開発した.1.パフォーマンスを考慮した回路分割手法の開発回路のパフォーマンスを最適化するために,論理合成後に行われる回路分割において,回路のパス遅延を陽に考慮した回路分割手法を開発した.2.パフォーマンスを考慮したフロアプランニング手法の開発ハード・ソフトマクロを取り扱うフロアプランニングにおいて,バッファ挿入と配線幅調整を考慮した概略配線とフロアプランニングを実用的な計算時間で同時に求める手法を開発した.3.パフォーマンスを考慮した配置手法の開発タイミングを考慮したクラスタリングと新しい配置モデル(アメーバモデル)に基づくタイミングドリブン配置手法を開発した.4.パフォーマンスを考慮した配線手法の開発6層以上の配線層に対して,配線幅とバッファ挿入を考慮したスタイナ木生成アルゴリズムを用いて,与えられたタイミング制約を満たす概略配線経路を階層的に求める手法を提案した.5.パフォーマンスを考慮した階層的バッファブロックプランニング手法の開発チップ領域をグローバルビンに分割し,タイミングを考慮したバッファブロックプランニングを階層的に行う手法を提案した.6.パフォーマンスドリブンレイアトに対する適応的遺伝的アルゴリズムの適用エリート度に基づく適応的遺伝的アルゴリズムを提案し,レイアウト設計手法に適用した.また,高速化のためのLSI化を行い,パフォーマンスドリブンレイアウト手法の数10倍の高速実行の見通しを得た.

著者

石崎 雅勝 熊木 武志 幸野 豊 田上 正治 小出 哲士 ユルゲン マタウシュ ハンス 黒田 泰人 行天 隆幸 野田 英行 堂阪 勝己 有本 和民 齊藤 和則

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)

巻号頁・発行日

vol.106, no.425, pp.125-130, 2006-12-07

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ハフマン符号化とはデータ圧縮技術の主流となっている方式の一つであり,高速かつ高圧縮であることが求められている.本報告では符号化にCAMによる一致検索結果を利用することで並列に符号化を実現する方法,及び符号化テーブルをリアルタイムにアップデートし,最適化することによって高い圧縮率を得ることができるアーキテクチャを提案する.提案アーキテクチャにおいて,テーブルを交換するタイミングを最適化することで,より高い圧縮率を得ることができると考え,シミュレーションによりJPEG画像におけるアップデートタイミングの最適化を行ったところ,データサイズはスタンダードテーブルを用いたハフマン符号化と比較し,最大22.6%の削減を実現した.

著者

細谷 好志 若林 真一 小出 哲士 吉田 典可

雑誌

全国大会講演論文集

巻号頁・発行日

vol.47, pp.89-90, 1993-09-27

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ネットワーク管理における重要な問題の1つに最短経路木更新問題がある.特に各通信リンクの負荷晴報をコストと考えた場合に最短経路木更新問題を解くことは,メッセージを送る経路を決定する際に混雑した経路を避けるという意味で有用である.オンラインシステムではネットワークのトポロジが頻繁に変化するため,その都度最短経跨を更新する必要がある.動的ネットワークにおける最短経路木更新問題はこれまでにも多くの研究がなされてきた.特に,アルゴリズムの実行中でもトポロジの変化を許す場合,いつかはネットワークのトポロジ変化が安定するという仮定のもとでいくつかのアルゴリズムが提案されている.一般にメッセージ複雑度と空間計算量はトレードオフの関係にあり,さらにメッセージに持たせる情報を少なくすれば,一時的に経路木中にサイクルが生じるなどして各プロセスが正しい情報を保持するまでに時間がかかったり,ネットワークが非連結になった場合に正しい更新が保証されない.文献では,静的ネットワークのアルゴリズムを動的ネットワークに適用する手法として,トポロジの変化ごとにアルゴリズムをリセットして再起動させているが,その手法だとそれまでに集められた情報が無駄になってしまう.本稿では,少ない局所情報及びメッセージ情報によって,分散最短経路木更新問題を効率良く解くイベントドリプンアルゴリズムを提案する.

著者

若林 真一 小泉 慎哉 小出 哲士 井村 紀道 藤原 一成

出版者

一般社団法人情報処理学会

雑誌

情報処理学会論文誌 (ISSN:18827764)

巻号頁・発行日

vol.44, no.2, pp.340-343, 2003-02-15

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本論文では,遺伝的アルゴリズム(GA)の実行における計算時間の短縮を目的として,任意のGAを高速に実行可能なRISCプロセッサDLX-GAを提案する.提案プロセッサDLX-GAはDLXアーキテクチャをベースとしたRISCプロセッサであり,GAの実行において多用されるビット演算命令や乱数発生命令,SIMD型命令等をサポートし,これらを6段のパイプラインで処理することによりGA実行の高速化を実現する.提案RISCプロセッサをHDL設計し,CMOS 0.35umスタンダードセルテクノロジを用いて4.93mm角のLSIチップとして実現し,評価ボード上で性能評価を行った.その結果,開発したプロセッサチップが仕様どおりに動作することを確認した.This paper proposes a new RISC processor for high speed execution of genetic algorithms (GAs).The proposed RISC processor was designed based on the DLX architecture,and a new instruction set,which was effective for high-speed execution of GAs, was implemented.The proposed RISC processor was designed with the hardware description language,and it was fabricated as an LSI chip with the CMOS 0.35um standard cell technology.From the evaluation of the fabricated LSI chip using the evaluation board,we have shown that all the functions specified by the specifications of the chip were correctly realized.