著者

宗形 敦樹 佐藤 真平 中原 啓貴

雑誌

研究報告システムとLSIの設計技術(SLDM) (ISSN:21888639)

巻号頁・発行日

vol.2019-SLDM-186, no.4, pp.1-6, 2019-01-23

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画像認識の分野で広く利用されている畳込みニューラルネットワーク (CNN : Convolutional Neural Network) は重みの数や乗算数が多いという問題がある.これらを解決するため,本論文では雑音付加と point-wise (1 x 1) 畳込みを組み合わせた雑音畳込み層を用いる.既存研究の解析から,雑音畳込み層だけでは入力データは偏っているため認識精度が低下することが判明している.本論文では,k 層までを既存の畳込み層で実現し,k +1 層以降を雑音畳込み層で実現する Noise Convolutional Neural Network (NCNN) を提案する.これにより,大部分の畳込み層を 1 x 1 畳込み層に換えることで重みの数と乗算数を削減しつつ,雑音を加えることで認識精度劣化を抑えることができる.NCNN と既存 CNN の認識精度とパラメータ (重み) 量の比較を行った.CIFAR-100 データセットに関して,AlexNet ではパラメータを 88%,ResNet - 18 では 96.2% 削減できた一方,認識精度に関しては AlexNet では 2.2%,ResNet - 18 では 1.8% に抑えることができた.また,本論文では提案する NCNN を効率よく実行するアーキテクチャについて述べる.NCNN では k + 1 層以降は point-wise 畳込みのみ行われるため,複雑なメモリアクセスアーキテクチャは不要であり,単純かつ高速なアーキテクチャで実現可能である.提案 NCNN を Xilinx 社 ZCU102 FPGA 評価ボード上に実装した結果,クラス分類タスクに関しては Binary CNN と比較して同程度の速度を達成しつつ,認識精度が約 10% 優れていた.

著者

山本 真晴 Anh-TuanHoang 小出 哲士

雑誌

研究報告システムとLSIの設計技術(SLDM)

巻号頁・発行日

vol.2014, no.18, pp.1-6, 2014-11-19

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研究では,先進運転支援システム (ADAS) のためのコンパクトなハードウェアに実装可能で,リアルタイム (15~30fps) 処理可能な,速度標識認識処理における数字認識部分のハードウェア向けアルゴリズムと FPGA アーキテクチャの開発である.提案手法では,まず入力画像から速度標識候補領域の検出を行い,簡単な算術・論理演算で抽出可能な特徴量を用いることにより,FPGA 実装によるリアルタイムな速度標識認識を可能にした.また,認識精度については,昼間の標識で 99%以上,夜間 (雨天の夜間を含む) の難しい場合に対しても 94.2%の認識率を達成した.In this paper, we propose a hardware-oriented speed traffic-sign recognition algorithm and its FPGA architecture in which real-time processing is possible for Advanced Driving Assistant System (ADAS). The proposed algorithm performs the sign detection using binary images, which are converted from a grayscale input images. The proposed method enables real-time speed sign recognition for FPGA implementation by using run lengths of pixel within a candidate region and black and white pixel-histograms in the region which are easily calculated by simple arithmetic and logical operations. From the experimental results, the proposed method achieves the recognition accuracy up to more than a 99 % in daytimes and up to a 94.2 % at nights including rainy night situations.

著者

森 智也 高瀬 英希 高木 一義 高木 直史

雑誌

研究報告システムとLSIの設計技術(SLDM) (ISSN:21888639)

巻号頁・発行日

vol.2018-SLDM-183, no.27, pp.1-6, 2018-02-28

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我々は,Linux を搭載できない消費電力の小さな組込みデバイスのための ROS ノード軽量実行環境である mROS の開発に取り組んでいる.本研究では,mROS におけるデバイス内のノード間通信を高速化する手法を提案する.従来の TCP ソケットを使用したデバイス内ノード間通信は効率が悪いため,タスク間で共有メモリを介したデータ通信を実現する.mROS 内のノード間通信を効率化することで,エッジデバイスにおける処理の高速化が実現できる.提案手法を mROS に実装し,ノード間通信時間について評価することで,提案手法の有効性を示した.さらに本稿では,分散ロボットシステムの開発事例を示し,mROS の有用性を考察した.

著者

水谷 太貴 松原 豊 高田 広章

雑誌

研究報告システムとLSIの設計技術(SLDM) (ISSN:21888639)

巻号頁・発行日

vol.2018-SLDM-183, no.5, pp.1-6, 2018-02-28

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先進運転支援システム ADAS や自動運転の実現に向けて,車載制御システムに対する機能要件や性能,アーキテクチャの柔軟性や再利用性が求められている.これらに対する車載ネットワークを実現するため,サービス指向通信ミドルウェアである SOME / IP (ScalableService-Oriented MiddlewarE over IP) の標準化が進められている.一方,航空交通システムや金融システムなどで採用実績のあるデータ中心指向である DDS (Data Distribution Service) も候補として挙げられる.本論文では,SOME / IP と DDS を対象に,機能と通信性能の両面から,比較 ・ 考察する.

著者

大場 百香 三輪 忍 進藤 智司 津邑 公暁 八巻 隼人 本多 弘樹

雑誌

研究報告システムとLSIの設計技術(SLDM) (ISSN:21888639)

巻号頁・発行日

vol.2017-SLDM-179, no.28, pp.1-6, 2017-03-02

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マルチコアニューラルネットワークアクセラレータでは,メモリとコア間のデータ転送時間がボトルネックとなっており,ニューラルネットワーク計算を効率良く行うことができない.そこで本論文では,このデータ転送をブロードキャスト化することでボトルネックを解消するアクセラレータを提案し,性能分析およびハードウェアコストの評価を行った.

著者

氏原 収悟 密山 幸男

雑誌

研究報告システムとLSIの設計技術(SLDM) (ISSN:21888639)

巻号頁・発行日

vol.2018-SLDM-183, no.37, pp.1-6, 2018-02-28

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画像識別などに多く用いられる深層学習の畳込みニューラルネットワーク (CNN) のハードウェア実装において,回路規模の削減やメモリ使用量の削減を目的として,重み係数や演算データの量子化に関する研究が注目されている.ニューラルネットワークの構成やデータセットによっては,数ビット程度まで量子化するにもかかわらず,単精度浮動小数点演算による処理と同程度の認識精度が得られたという報告もある.一方で,重み係数の量子化は,学習パラメータや量子化の手順などによって認識精度が大きく変わるため,それらの最適化は容易ではない.そこで本研究では,オープンソースフレームワークのひとつである Chainer を用いて様々な量子化手法を評価できる環境を構築した.また,重み係数量子化の一手法を提案し,従来手法による認識精度と比較評価を行った.

著者

林 遼 高田 遼 坂本 龍一 近藤 正章 中村 宏 児玉 康弘 新 善文

雑誌

研究報告システムとLSIの設計技術(SLDM) (ISSN:21888639)

巻号頁・発行日

vol.2017-SLDM-179, no.27, pp.1-6, 2017-03-02

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ネットワークルータにおいて,ルーティングやフィルタリングの処理を行うために,IP アドレスから該当する情報を検索する必要がある.その実装に現在広く用いられている TCAM ( 3 値連想メモリ) は高コストかつ高消費電力であり,今後ネットワークに接続されるデバイス数の増加が見込まれるなか,その消費電力削減は重要な課題である.ハッシュテーブルの利用などの代替手法もあるが,ハッシュ競合など解決すべき問題がある.本稿では,ニューラルネットワークを用いた IP ルックアップ方式を検討し,その性能と電力を評価する.

著者

粟野 皓光 佐藤 高史

雑誌

研究報告システムとLSIの設計技術(SLDM) (ISSN:21888639)

巻号頁・発行日

vol.2015-SLDM-173, no.7, pp.1-6, 2015-11-24

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本論文では Line sampling(LS) を利用した高速なトランジスタ・レベルの遅延歩留まり解析手法を提案する.集積回路製造プロセスの微細化にともない,トランジスタ特性のばらつきが増加しており,集積回路の設計は困難を極めている.確率的にばらつく回路遅延を解析するために統計的静的遅延解析 (SSTA) が考案され,その高速化に対して数多くの研究が行われてきた.SSTA ではゲート・レベルの遅延モデルを用いている.一層の正確性を期すために,タイミング検証の最終段階では,最悪遅延を与えうるパスを抜き出し,トランジスタ・レベルのモンテカルロ解析 (MC) を行うことが一般的であるが,純粋な MC は収束が遅く実際の歩留まり解析には適用できない.収束性を改善する手法として重点的サンプリング (1s) が一般的に用いられるが,最適な代替分布の決定が必要となり,これはばらつき変数が高次元になるほど困難な問題となる.遅延歩留まり解析においては,最悪遅延パスに限定したとしても数百から数千個のトランジスタにおけるばらつきを考慮出来ることが求められ,次元数にスケーラブルな手法が必要である.本論文では,回路遅延が,ばらつき変数の線形和で近似できるという特性に着目し,LS の応用を提案する.数値実験の結果,最新の歩留まり解析手法である,subset simulation と比較して,同等の解析精度を得るために必要な回路シミュレーション回数を 1/14 から 1/300 程度にまで低減可能であることが明かとなった.

著者

李 寧 富岡 洋一 北澤 仁志

雑誌

研究報告システムとLSIの設計技術(SLDM)

巻号頁・発行日

vol.2015-SLDM-169, no.31, pp.1-6, 2015-01-22

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近年,Deep Neural Network(DNN) による機械学習が画像の判別や音声の認識など,様々な分野で注目されている.一方,DNN の学習と構造の最適化には膨大な計算時間と高性能の計算機を要する.本研究ではDeep Convolutional Neural Network (DCNN) の学習や構造の最適化を高速に実行することを目的として,学習と識別の高速処理に適した 2 次元アレイ型のハードウェアの構成を示す.また,同期シフトデータ転送に基づいた FPGA での実装結果及び処理速度の予測を示す.