著者

葛毅 阿部 公輝 浜田 穂積

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2000, no.2(1999-SLDM-094), pp.9-16, 2000-01-12

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本論文では,URR(Universal Representation of Real numbers)を用いた32ビット浮動小数点乗算回路のIEEE規格との比較とVLSIへの実装について述べる.URRとは浮動小数点数値表現法の一つである.URRは指数部と仮数部を可変長とすることで,IEEE規格に比べて遥かに大きな値や小さな値を表現することを可能としている.しかし,可変長であることから指数部と仮数部の分離/結合処理を行う回路を必要とする.本論文ではURRを実装する際の回路量を評価している.主に次について述べる.(1)URRを用いた浮動小数点乗算回路の構成と分離/結合を行う回路構成の詳細な検討.(2)各構成要素の最適化.(3)IEEE規格の浮動小数点乗算回路との比較.IEEE規格との比較の結果,遅延時間で1.66倍,面積で2.52倍となった.なお,加算回路では遅延時間で1.68倍,面積で2.44倍となった.また,設計した乗算回路の試作チップを作成した.試作チップの主な製造条件は,CMOS0.6μm,4.5mm角である.設計はVerilog-HDLで行い,論理合成にDesign Compiler (Synopsys社),配置配線にAquariusXO (Avanti社)を使用した.

著者

塩津 晃明 矢崎 俊志 阿部 公輝

出版者

一般社団法人 電気学会

雑誌

電気学会論文誌. C, 電子・情報・システム部門誌 = The transactions of the Institute of Electrical Engineers of Japan. C, A publication of Electronics, Information and Systems Society (ISSN:03854221)

巻号頁・発行日

vol.133, no.6, pp.1259-1268, 2013-06-01

参考文献数

17

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TCP, a current de facto standard transport-layer protocol of the Internet, cannot fully utilize the available bandwidth. Fairness between TCP flows is another important measure of TCP performance. We proposed a method for predicting the optimal size of the congestion window to avoid network congestion by using a machine learning approach. In this paper, based on the machine learning approach, we further improve the congestion algorithm with respect to utilization of the available bandwidth and fairness between TCP flows. The improvement includes bringing a size of the congestion windows closer to the optimum value, realizing fairness against congestion algorithms that aggressively use bandwidth, and adapting to the network where the available bandwidth abruptly changes. The proposed method is evaluated with respect to utilization of bandwidth and fairness between TCP flows including flows aggressively using bandwidth by simulation using NS-2.

著者

塩津 晃明 矢崎 俊志 阿部 公輝

出版者

The Institute of Electrical Engineers of Japan

雑誌

電気学会論文誌. C, 電子・情報・システム部門誌 = The transactions of the Institute of Electrical Engineers of Japan. C, A publication of Electronics, Information and Systems Society (ISSN:03854221)

巻号頁・発行日

vol.133, no.6, pp.1259-1268, 2013-06-01

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TCP, a current de facto standard transport-layer protocol of the Internet, cannot fully utilize the available bandwidth. Fairness between TCP flows is another important measure of TCP performance. We proposed a method for predicting the optimal size of the congestion window to avoid network congestion by using a machine learning approach. In this paper, based on the machine learning approach, we further improve the congestion algorithm with respect to utilization of the available bandwidth and fairness between TCP flows. The improvement includes bringing a size of the congestion windows closer to the optimum value, realizing fairness against congestion algorithms that aggressively use bandwidth, and adapting to the network where the available bandwidth abruptly changes. The proposed method is evaluated with respect to utilization of bandwidth and fairness between TCP flows including flows aggressively using bandwidth by simulation using NS-2.

著者

小川 真 矢崎 俊志 阿部 公輝

雑誌

研究報告音声言語情報処理(SLP)

巻号頁・発行日

vol.2012-SLP-90, no.10, pp.1-7, 2012-01-27

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VOCALOID 「初音ミク」 の発売以来,ユーザが自由に歌声ライブラリを制作できるフリーの歌声合成器 UTAU が開発されるなど,歌声合成への関心が高まっている.これら歌声合成器は主にアマチュアの音楽制作に使用されるが,ユーザが声色を任意時刻に混ぜて指定する機能がない.また,声色操作を行うことで処理時間やデータ量が大きくなる.本研究では音声合成分析系 WORLD を用い,メルケプストラムと Vorbis による励起信号からなるコーパスを声色別に収録し,各音素間を時間伸縮関数で接続することで,ユーザがモーフィング率を指定し声色を操作できる歌声合成器 v.Connect を開発した.提案手法を用いて歌声コーパス 「波音リツコネクト」 を制作した.このコーパスの容量は波形の 2 倍程度であった.合成速度は 1.7~2.2 倍と改善され,圧縮による劣化は主観的には感じられなかった.

著者

小川 真 矢崎 俊志 阿部 公輝

雑誌

研究報告音楽情報科学(MUS)

巻号頁・発行日

vol.2012-MUS-94, no.10, pp.1-7, 2012-01-27

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VOCALOID 「初音ミク」 の発売以来,ユーザが自由に歌声ライブラリを制作できるフリーの歌声合成器 UTAU が開発されるなど,歌声合成への関心が高まっている.これら歌声合成器は主にアマチュアの音楽制作に使用されるが,ユーザが声色を任意時刻に混ぜて指定する機能がない.また,声色操作を行うことで処理時間やデータ量が大きくなる.本研究では音声合成分析系 WORLD を用い,メルケプストラムと Vorbis による励起信号からなるコーパスを声色別に収録し,各音素間を時間伸縮関数で接続することで,ユーザがモーフィング率を指定し声色を操作できる歌声合成器 v.Connect を開発した.提案手法を用いて歌声コーパス 「波音リツコネクト」 を制作した.このコーパスの容量は波形の 2 倍程度であった.合成速度は 1.7~2.2 倍と改善され,圧縮による劣化は主観的には感じられなかった.

著者

渡部 信吾 阿部 公輝

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告コンピュータセキュリティ(CSEC) (ISSN:09196072)

巻号頁・発行日

vol.2005, no.41, pp.13-18, 2005-05-19

被引用文献数

1

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モンテカルロ法などに代表されるコンピュータシミュレーションの分野やストリーム暗号といった暗号の分野においては,大量の疑似乱数が必要とされることが多い.疑似乱数生成アルゴリズムとしては Linear Feedback ShiftRegister(LFSR),線形合同生成器等多くの手法がある.なかでも MersenneTwister は周期が長く,乱数性がよいことが知られており,ハードウェア実装においては並列処理が可能である.本論文では Mersenne Twister のVLSI 設計を行い 並列度を上げたときのスループット,面積,速度効率について述べる. CMOS 0.18um テクノロジを用い,並列度を 208 としたとき スループットは 568.18GBytes/s (回路面積は 5.537mm2) となり ソフトウェアと比較し630倍以上高速であることがわかった.There are many applications including Monte Carlo simulation and stream ciphers, where a large number of psudo-random numbers are required to be generated at high speed. Among known algorithms for generating psudo-random numbers such as Linear Feedback Shift Register(LFSR) and Linear Congruential Generator(LCG), the Mersenne Twister has long-period cycle with excellent randomness. We focus on its intrinsic characteristics that many independent computations exist in the Mersenne Twister algorithm and thus a high degree of parallelism is expected to be utilized in hardware realization of the algorithm. In this paper, we describe a VLSI design of Mersenne Twister and evaluate the design with respect to the performance and area costs when increasing the degree of parallelism. Using CMOS 0.18um technology, a throughput of 568.18GBytes/s was obtained by fully exploiting the parallelism at the area cost of 5.537mm2. The speed was more than 630 times faster than software implementation of the algorithm.

著者

矢崎 俊志 阿部 公輝

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.103, no.476, pp.253-258, 2003-11-21

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円周率計算や暗号などの分野において,数千桁におよぶ多倍長乗算が必要になる場面がある.多倍長乗算を高速に行うためには,FFTを応用した乗算アルゴリズムが用いられる.本論文ではFFT乗算のハードウェア実装について述べる.まず,演算器の構成法に存在する選択肢のいくつかに関して,コストと性能をもとに検討する.さらに,ソフトウェア実装との性能比較を行い,ハードウェア実装の有用性を示す.0.18μmテクノロジを用いて,浮動小数点データ表現形式を16bitにした小型のFFT乗算器を2.8mm角のチップに実装した.2^<16>桁の計算が可能な64bitデータ表現FFT乗算器は,10mm角程度の現実的なチップサイズで実装可能であるが分かった.

著者

矢崎 俊志 阿部 公輝

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)

巻号頁・発行日

vol.103, no.478, pp.253-258, 2003-11-21

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円周率計算や暗号などの分野において,数千桁におよぶ多倍長乗算が必要になる場面がある.多倍長乗算を高速に行うためには,FFTを応用した乗算アルゴリズムが用いられる.本論文ではFFT乗算のハードウェア実装について述べる.まず,演算器の構成法に存在する選択肢のいくつかに関して,コストと性能をもとに検討する.さらに,ソフトウェア実装との性能比較を行い,ハードウェア実装の有用性を示す.0.18μmテクノロジを用いて,浮動小数点データ表現形式を16bitにした小型のFFT乗算器を2.8mm角のチップに実装した.2^<16>桁の計算が可能な64bitデータ表現FFT乗算器は,10mm角程度の現実的なチップサイズで実装可能であるが分かった.