著者

小野内 雅文 斉藤康祐 藤島 実 鳳紘一郎

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2003, no.7, pp.123-128, 2003-01-28

被引用文献数

2

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問題の規模に応じて指摘関数的に処理時間を要した整数問題(NP問題)を、量子力学の重ねあわせを利用した量子コンピュータは高速に解けるため、近年の注目を集めている。しかし、量子減少を直接用いる量子コンピュータでは、ハードウェアを用いる周囲の環境の影響を受け、実用的な規模のアーキテクチャを構築することが困難である。そこで、量子コンピュータと同等の演算能力を持ち、実用的なアルゴリズムを実行可能なアーキテクチャを実現すべく、FPGA内部で大規模な並列演算を行う量子計算エミュレータを試作した。その結果、NP問題である充足可能性問題(SAT問題)を解くために必要な時間は、従来のコンピュータと比較し数百分の1となった。これにより、集積回路の並列性を利用し、量子コンピュータの計算能力に匹敵するプロセッサの可能性を示すことができた。Recently, quantum computers have attracted attention because it quickly solves the integer problem, which requires exponential processing time according to the problem scale (NP problem), utilizating quantum superposition. However, it is difficult to build the quantum computer with a practical scale directly using the quantum phenomenon since it is influenced of the circumference. Thus we have fabricated the quantum-computing emulator which performs large-scale parallel operation on an FPGA with computing capability equivalent to a quantum computer in order to solve practical quantum algorithms. The required time to solve the satisfiability problem (SAT problem), which is one of NP problems, is reduced down to 1/200 compared with the conventional computer. As a result, the possibility of the processor equal to the calculation capability of a quantum computer was shown using the parallelism of an integrated circuit.

著者

横丸 敏彦 泉 知論 高橋 篤司 梶谷 洋司

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.1995, no.72, pp.1-8, 1995-07-20

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LUTをベースとしたFPGAのテクノロジーマッピングに登場する,2段部分論理回路を最小数のLUTに割り当てる問題は,共通信号線を考慮しない場合,整数ビンパッキング問題となる.整数ビンパッキング問題ではビンの容量を固定した場合,全探索アルゴリズムにより多項式時間で最適解が求まることがよく知られているが,実用性に欠ける.本文では,整数ビンパッキング問題の高速近似アルゴリズムであるFFD法が容量を6以下に固定した時に最適解を求めることを示す.また,入力を制限することにより,容量を7および8に固定した時にFFD法が最適解を与えることを示し,容量を8以下に固定した場合に高速に最適解を求める多項式時間アルゴリズムを提案する.In technology mapping of Look Up Table (LUT) based FPGA, the problem of mapping a two-level subcircuit into LUTs is formulated as the Integer Bin Packing Problem without taking account of the advantage of input signals connected to more than one gate. It is known that Integer Bin Packig Problem can be solved in polynomial time by exhaustive search when the size of bins is fixed, however, which is not practical. In this paper, we show that First Fit Decreasing (FFD) which is a fast approximation algorithm solves Integer Bin Packing Problem when the size of bins is fixed to less than or equal to 6. We show that FFD gives optimal solutions for some class of instances when the size of bins is fixed to 7 or 8, and suggest a polynomial time algorithm which solves fast when the size of bins is fixed to less than or equal to 8.

著者

米本 明弘 久門尚史 後藤 雅典 奥村 浩士

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2003, no.7, pp.75-80, 2003-01-28

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グレイコードによる上位ビットからの四則演算アルゴリズムを提案する.これまでグレイコードはさまざまな応用で用いられてきたが,グレイコード上の算術演算アルゴリズムについては加減算について報告されているだけである.グレイコードの特徴であるその位相構造は,上位ビットからの演算に利用できる.通常,上位ビットからの演算には冗長数が用いられるが,グレイコードを用いると一意的な演算結果を得られる.This paper presents on-line arithmetics using Gray codes. Although the Gray code has been used in many applications, arithmetics on it has not been reported. The Gray code has topological structure suitable for on-line algorithms. We propose bit serial arithmetics from the most significant bits utilizing the topological property. Although the signed digit number representation, which is usually used for on-line algorithms, has redundancy in its representation of numbers, the Gray code representation realizes the on-line arithmetics without redundancy.

著者

安岡 孝一

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.1998, no.113(1998-SLDM-090), pp.99-106, 1998-12-10

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LUT型FPGA上での組合せ回路の各結線の論理関数を記述するための表現法として、SPD (Sums of Products to be Distinguished)を提案する。また、LUT型FPGA上での順序回路の状態割当を記述し、さらに各結線の論理関数を記述するための表現法として、SPSD (Sums of Products and States to be Distinguished)を提案する。

著者

上山 真生 水頭一壽 山崎 信行

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2008, no.32, pp.203-208, 2008-03-28

被引用文献数

1

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本論文では,ロボット制御に必要なリアルタイム性をOSが保証するための時間管理機構を提案する.まず,周期タスクのデッドラインがデッドラインをミスしないことを保証するために,周期タスク生成時にアドミッションコントロールを行う.従来のリアルタイムOSでは,実行タイミングの予測性が高い静的優先度アルゴリズムが採用されてきたが,理論的に任意のタスクセットについてデッドラインを保証可能な資源利用率が低く,アドミッションコントロールとは相性が悪かった.しかしながら,本リアルタイムOSでは,モータ制御のように実行タイミングジッタを許容しないタスクの実行を,タイマ割込みサービスルーチンに任せる.ジッタを許容しないタスクを周期タスクのスケジューリングから分離したことにより,周期タスクのスケジューリングの際にジッタを考慮しなくてすむため,実行タイミングの予測性は低いが,理論的に保証可能な資源利用率の高い動的優先度アルゴリズムを採用することが可能となる.この時間管理機構により,リアルタイム性を保証しつつ,計算資源を有効に使うことが可能となる.This paper describes the time management functions of a real-time operating system (RTOS) for sophisticated robot control. A robot motion control consists of hard deadline tasks. Therefore, our RTOS has an admission control function which is called at task creation to ensure meeting these deadlines of all periodic tasks. Our RTOS supports Earliest Deadline First (EDF) scheduling algorithm, due to segregate timing critical tasks from periodic task scheduling by using timer interrupt service routine.

著者

細川 純一 魏書剛

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2003, no.7, pp.69-74, 2003-01-28

被引用文献数

1

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従来の2進数演算に基づく浮動小数点演算システムでは、2の補数表現を用いて加減算を行っている。加減算の演算数の仮数部は絶対値と符号からなるため、演算数の順番の入れ換えや加算における桁上げ伝搬は演算の速度を制限してしまう。本論文では、2進SD(Signed-Digit)数演算を導入することにより、従来の方法における演算数の入れ換え及び桁上げによる演算制限を軽減させ、高速な2進浮動小数点加算回路を実現するのを目的とする。提案する浮動小数点加算回路の内部はSD数加算回路を中心とした構成になるが、外部の入出力数表現は従来の2進小数点数表現を用いる。そのために、効率的な丸め及びSD数-2進数変換回路を提案する。VHDLによる回路設計及びシミュレーションを行い、従来の浮動小数点加算回路と比較することにより回路性能を考察する。In a floating-point number arithmetic system based on the conventional binary number arithmetic, two's complement number representation is used to perform addition/subtraction in the floating-point addition circuit. Since the significands for addition/subtraction are expresse in a signed-magnitude number representation, the swapping operation of the two operands is required. Moreover, the carry propagation in the addition will also limit the arithmetic speed. In this paper, we introduce a radix-two signed-digit(SD) number arithmetic to the floating-point number arithmetic system. Then the swapping operation is not required and the carry propagation becomes free for the inner addition. We present an addition circuit architecture using the SD arithmetic with the input/output data in a normal binary floating-point number representation. Efficient SD number rounding and SD-to-binary conversion circuits are also proposed.

著者

粟島 亨 田中 博 福井 省三 佐藤政生 大附 辰夫

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.1992, no.43(1992-SLDM-062), pp.229-243, 1992-05-27

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径路トポロジーの標準形であるラバーバンド表現に基づいた単層2点間ネットに対する逐次配線手法を提案する.本手法はトポロジー的に存在する径路は必ず発見することができる.また,最終段階に行われる幾何学的変換処理によって,径路の押し退け,すなわち,shove asidingが自然に実現できる.本手法を可視グラフを基本探索構造として計算機上に実装し,いくつかの例題に適用することにより,その有効性を実証した.

著者

立石 昭光 新田 進

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.1987, no.74(1987-SLDM-039), pp.1-7, 1987-10-15

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本報告は、東芝標準テストデータインターフェース言語(TSTL2 : Toshiba Standard Test data interface Language)・テストデータベース・TSTL2コンパイラ、TSTL2逆コンパイラ、論理シミュレータ/機能シミュレータインターフェース、テスタインターフェース等VLSIテストデータ自動処理システムの開発について述べたものである。本システムではテストデータベース(TIF:Test data Interface File)を中心に構築し、東芝標準テストデータインターフェース言語によって、論理シミュレーション/機能シミュレーションやテスタ用のデータ作成、テスタの制約事項に対するエラーチェック等を自動的に行うことが可能となり、テストデータの移植性が向上し、LSIテスタのテストプログラムの開発期間が短縮された。

著者

ジャマルエディンカレッド エコ ーファジャル 山下 源 安浦 寛人

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2000, no.17, pp.1-7, 2000-02-09

参考文献数

6

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デジタル信号処理技術の発達とシステムLSIの高集積化を背景に,デジタルメディア機器が日常生活において幅広く普及すると予想される.また,これらの機器を実現させるには画像および音声情報圧縮専用のシステムLSIが必要不可欠である.ここでは,音声情報圧縮の規格であるMPEG-2 AAC(MPEG-2 Advanced Audio Coding)専用の組み込みシステムLSIの設計について述べる.設計手法としてソフトコアプロセッサとValen-C言語を用いる.設計結果では,ソフトコアプロセッサのデータパス幅を最適化することによって,組み込みシステムのパフォーマンスを維持しながら設計コストの削減が得られた.The progress of both digital signal processing technology and LSI process technology are key factors in spreading digital media products in the market. System LSIs which support the function of video and audio data compression are utilized in these systems. This paper presents a case study on the development of an embedded system LSI for MPEG-2 AAC (MPEG-2 Advanced Audio Coding) decoder, based on a soft-core processor and a programming language, called Valen-C. Design results show that we can achieve cost reduction without losing the performance by optimizing the datapath width of the soft-core processor.

著者

澤田 宏 山下 茂 名古屋 彰

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.1998, no.87(1998-SLDM-089), pp.107-112, 1998-09-21

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変数の重なりのない単純な関数分解f(X Y)=h(g(X) Y)は,関数分解の特別な形であり,1出力関数に対する最適な組合せ回路の形を提供する.本稿では,多入力1出力の組合せ回路Fにおいて,回路F全体の論理関数fが上記の分解を持つ場合に,この分解を適用することで回路を改善する手法を提案する.分解後の関数gとhを実現する新たな組合せ回路GとHは,元の回路Fのいくつかの入力に,ある定数値を代入することで求めることができる.実験結果より,組合せ回路最適化プログラムの前処理として,本手法が特に有効であることがわかった.

著者

藤田 裕久 濱田 雅彦 谷本 匡亮 中田 明夫 東野 輝夫

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2007, no.2(2007-SLDM-128), pp.79-84, 2007-01-18

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ハードウェアには配線遅延があるためクロック周波数の向上に限界がある。そこで、実行時間削減を目的としてクロックサイクルを消費しない即時通信がしばしば用いられる。そのような通信を行うサイクル精度動作記述には、組み合わせ回路としての閉路が発生することに起因する値の発振や発散の可能性といった難しさがある。そこで、本論文では wire による即時通信を行うサイクル精度動作記述モジュール群に発振や発散の問題が生じるか否か等を、モデル検査によって検証する手法を提案する。実験では上述した問題の発生を含んだ簡単なテストケース群に対して提案手法を適用し、その有効性を確認した。

著者

數勇介 林田 隆則 村上 和彰

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2002, no.5, pp.77-84, 2002-01-23

参考文献数

7

被引用文献数

3

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リコンフィギュラブル・コンピューティングとは、FPGA等の再構成可能ロジックを用いて、アルゴリズム全体または一部を論理回路として実装する方法である。これにより、既存のアルゴリズム実現方法であるASICとソフトウェアの中間に位置して、両者の長所である高速性と柔軟性の両立を目的とする。本稿では、リコンフィグラブル・コンピューティングの1システム実現手法である「再構成可能コプロセッサ」に注目し、その性能評価環境について議論する。そして、MPEG2デコード処理への再構成可能コプロセッサの適用例、ならびに、当該性能評価環境上での実装法について紹介する。Reconfigurable computing (RC) is a methodology to implement algorithms by means of reconfigurable fabric such as FPGA, and it aims at exploiting both benefits of two existing methodologies, or high performance of custom hardware approach and high flexibility of processor-based software approach. The paper discusses one of the approaches to RC, or reconfigurable coprocessing, and then describes the development of a testbed system for reconfigurable coprocessing systems. The paper also tries to apply the reconfigurable coprocessing to MPEG2 decoding process, and discusses how to implement it on the testbed system.

著者

村田 洋 梶谷 洋司

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.1993, no.55, pp.85-92, 1993-06-25

被引用文献数

1

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単層アナログレイアウトの設計ツールとして,設計者が指定するひとつの部品の連続移動に対応して周囲の配線を連続移動させるレイアウト連続移動エディタが求められているが,その有効性は処理の早さにかかっている.筆者らは,連続移動を位相的に処理する段階(位相配線処理)とそれに続く配線の物理的実現の段階(物理配線処理)とに分けることで高速化をはかるエディタを開発中である.本稿では,全体の概要と位相配線処理部分について記述する.部品の配置に応じて領域を三角形分割し,位相配線はそれが通過する三角形の系列で表現する,というデータ構造において部品の連続移動を多角形の変形の連続で捉え,それぞれはデータ構造の部分変更で対応するワームクリープ法を提案する.実験のために仮の物理配線処理を組み込んでエディタを試作したところ,実時間エディタとして設計者が満足できる早さで動作させることができた.As an interactive design tool for analog circuit layout, a layout editor is useful if wires are transformed continuously with a continuous move of a module which is instructed by a designer. To realize this function with a quick response time, the editor we are developing divides the continuous move into topological move phase (topological wiring process) and physical realization phase (physical wiring process). In this paper, after the overview of the whole system, topological phase is studied. Using the triangulation data structure of the wiring space, topological wires are expressed as a sequence of passing triangles. The proposed algorithm named Worm Creep Method moves one polygonal object by a sequence of local data modifications which is a polygon deformation with surrounding space. With a test version of physical phase algorithm, a prototype editor is developed and demonstrated to response quick enough for interactive use.

著者

落合 渉 堤 利幸 山崎 浩二 冨澤 一隆

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2002, no.113, pp.67-72, 2002-11-27

参考文献数

6

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本稿では、CPLDのPLAブロックにおけるクロスポイント故障および縮退故障の診断法を提案する。CPLDはPLAブロックが相互に接続されたデバイスであり、設計変更が容易なため広く用いられている。これまでCPLDのクロスポイント故障および縮退故障の検出に関する研究は行われてきたが、故障診断に関しては十分な研究がなされていない。本論文では診断用のコンフィギュレーションを調査し、CPLDのPLAブロックにおけるクロスポイント故障および縮退故障の診断法を提案した。結果として8回のコンフィギュレーションで100%の故障が診断可能であることを示す。4回のコンフィギュレーションでは98.5%の故障が診断可能であった。This paper describes an approach to locate crosspoint faults and stuck-at faults in a PLA block of CPLD. CPLD is a configurable device in which PLA blocks are connected mutually. Since the design change is easy, CPLD is widely used. Although research on detection of crosspoint faults and stuck-at faults of CPLD has been done so far, sufficient research on fault location has not been shown. We investigate configurations for fault location of the PLA block of CPLD and propose an approach to locate crosspoint faults and stuck-at faults. It is shown that all faults can be located by eight times of configurations using the proposed approach. The 98.5% of the faults can be located by four times of configurations.

著者

リ シューティン ヤン タン 高島 康裕 村田 洋

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2008, no.38, pp.43-48, 2008-05-01

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IP 再利用等においては,利用する IP の特性を考慮して設計を行なう必要がある.特にフロアプランにおいては,近傍の配線の状況の影響を受けやすい IP は障害物として考慮する必要がある.しかし,従来の HPWL 方式では,障害物の考慮を評価中に組み込むのは不可能であった.本稿では,ヤンらが[5]において提案した手法を基に,障害物を考慮した最小配線長評価アルゴリズムの改良を検討し,より実用的な近似手法を提案する.実験により,提案手法が HPWL 評価手法と比較して,数倍程度の時間で実現できることを確認した.IP-reuse can enhance the design productivity only if the design methodology treats the IPs in a proper way. Especially in the floor-planning phase, sensitive IPs should be treated as routing obstacles, which is impossible when the conventional HPWL-based method is used for routing estimation. This paper proposes an obstacle-aware minimum wiring length (MWL) estimation algorithm, based on the theoretical result in [5], through algorithmic improvements and practical approximation. The experimental results suggests that MWL-based estimation is now possible with only few times larger computational cost comparing to the HPWL-based estimation.

著者

上田 浩司 北道淳司 黒田 研一

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2007, no.39, pp.19-24, 2007-05-10

参考文献数

14

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近年 FPGA技術を応用した動的再構成可能プロセッサ(DRP)が提案されているDRPは独自の動的再構成可能アーキテクチャ(DRA)を持ち 独自の設計自動化環境が用意されている.しかし アプリケーションに特化した新規のDRAを含む動的再構成可能システム(DRS)のシステム設計において 既存のDRP用記述言語およびCADでは対応できない可能性がある.本稿では システムレベルにおける汎用のDRSのモデリングのために開発している動的モジュールライブラリを利用したDRPのシステムレベルモデリングについて述べる動的モジュールライブラリはSystemCの拡張ライブラリであり,モジュールの動的な生成・削除およびポートの動的な接続・分断のモデリングが可能である.提案プロセッサのアーキテクチャは 基本となるMIPS型アーキテクチャに対して 動的に生成・削除される演算器のための命令およびそれらの生成・削除命令を追加したものである.提案プロセッサのモデリングおよびそのシミュレーション結果について述べる.Recently, dynamically reconfigurable processors (DRPs) based on FPGA technology are proposed. DRPs are implemented on unique dynamically reconfigurable architecture, and a specialized design environment is provided for the DRP. In the case of the system design for new application specific dynamically reconfigurable system ( DRS ), existing description language and CAD system for existing DRA can not deal with this system design. In this paper, we describe the system level modeling of a DRP using a dynamic module library, which we have developed for the modeling of general purpose DRSs at the system level. The dynamic module library is an extended SystemC library, and enables the modeling of the dynamically generation and elimination of modules, ports and channels and the connection and dispatch between port and channel. The architecture of proposed processor is based on a MIPS type architecture and is appended the instructions, which are for the dynamically reconfigurable operational units and for the generation and elimination of them, and the hardware resources for the execution of appended instructions. We describe the proposed DRP model and its simulation results.

著者

田中 旭 佐山 旬子 小谷 謙介 湯川 博司 丸山 幸孝

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.1997, no.119, pp.71-77, 1997-12-11

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近年、機器組み込みソフトウェアを高級言語により開発することが不可欠になっているが、高級言語開発におけるオブジェクトコードサイズの増大が組み込み分野では大きな問題となる。そこで我々は、コンパイラ技術の観点から組み込みマイコンMN10xシリーズを開発した。本稿では、MN10xシリーズのような少数のレジスタしか持たないマイコンに対しても、効率の良い大域的レジスタ割付けが可能な方式について報告する。この方式は、変数問の生存区間の継りに着目して、変数に各レジスタを割り付けたときに、どれくらいの転送命令の削減が見込めるかを定量化した割付有効度を求めることにより、冗長な転送命令の発生を抑えることを特長とする。Recently, the high-level language is indispensable at the development of the software which is embedded to electrical products. But the increasing code size of program developed by the high-level language is serious in the developing of the embedded program. So, we developed the architecture of micro computer named "MN10x Series" which is designed in consideration of the compiler art. We describe one of the global register assignment method which is able to apply the embedded micro computer which have few register such as "MN10x Series". This method effectively assigns of register to variable by estimating the reducible ratio of the number of transfer instruction, attending to the series of variable's live range.

著者

葛毅 阿部 公輝 浜田 穂積

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.2000, no.2(1999-SLDM-094), pp.9-16, 2000-01-12

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本論文では,URR(Universal Representation of Real numbers)を用いた32ビット浮動小数点乗算回路のIEEE規格との比較とVLSIへの実装について述べる.URRとは浮動小数点数値表現法の一つである.URRは指数部と仮数部を可変長とすることで,IEEE規格に比べて遥かに大きな値や小さな値を表現することを可能としている.しかし,可変長であることから指数部と仮数部の分離/結合処理を行う回路を必要とする.本論文ではURRを実装する際の回路量を評価している.主に次について述べる.(1)URRを用いた浮動小数点乗算回路の構成と分離/結合を行う回路構成の詳細な検討.(2)各構成要素の最適化.(3)IEEE規格の浮動小数点乗算回路との比較.IEEE規格との比較の結果,遅延時間で1.66倍,面積で2.52倍となった.なお,加算回路では遅延時間で1.68倍,面積で2.44倍となった.また,設計した乗算回路の試作チップを作成した.試作チップの主な製造条件は,CMOS0.6μm,4.5mm角である.設計はVerilog-HDLで行い,論理合成にDesign Compiler (Synopsys社),配置配線にAquariusXO (Avanti社)を使用した.

著者

今橋 正彦 中村 猛 大井 康 白石 豪 平沢 政夫

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.1994, no.54, pp.31-36, 1994-06-24

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本論文は信号処理プロセッサ等の特定用途向けプロサッサにおけるビット長の一定しないような複合データパスの設計手法について報告する。本手法はRTマクロと呼ばれるパラメータ化されているRTレベルのライブラリを用いネットリストにおけるデータパス部と補助回路部の自動デザイン分割、RTマクロレベルのフロアプラン等により複合データパスを作成するものである。本手法に基づく複合データパス設計システムを作成し実行結果について報告する。We propose an integrated environment to design a large scale complex data path with various bit lengths of function units for a special-purpose processor such as a signal processor. This system uses a parameterized RT level library called RT macro, and it is constructed by the integration of elemental tools incorporating parameterized schematic editor, an automatic design partitioning program, and a RT macro level floor planner.

著者

室屋 友和 橋本 匡史 高林 宏忠 黒木 修隆 沼 昌宏

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2000, no.37, pp.41-47, 2000-05-11

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内部の論理を電気的に書替え可能なLSIであるFPGAとメモリから構成された汎用エンジンRM-V (Reconfigurable Machine-V)を対象とする,高位合成システムRMAC-V (Reconfigurable Machine Application Compiler for RM-V)を開発した。本システムでは,C言語による動作記述を入力し,RTレベルのVHDL記述を合成する。アプリケーションのメモリ・アクセスに要するクロック数を削減するために,マルチクロック・スケジューリングと行アドレスの先行入力を提案している。WTE(Wavelet Transform Engine)を用いた実験の結果,従来手法と比較して総クロック数が33%削減される効果が確認された。This paper presents a high-level synthesis system, called RMAC-V (Reconfigurable Machine Application Compiler for RM-V), for applications using SDRAMs implemented on the flexible architecture of RM-V (Reconfigurable Machine-V) combining FPGAs and memories. Given an application program written in the C language, RMAC-V produces an RT-level hardware description in VHDL. To reduce the cock counts needed to access memories, RMAC-V introduces two techniques: multi-clock scheduling and preloading row address. Experimental results on Wavelet Transform Engine (WTE) have shown 33% fewer total clock counts than those with conventional method.