著者

磯村 直樹 鳥海 不二夫 石井 健一郎

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 D (ISSN:18804535)

巻号頁・発行日

vol.J92-D, no.4, pp.542-551, 2009-04-01

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近年,人間と対話のできるコンピュータ(対話システム)は様々な分野で利用されている.このようなシステムの実現のためには,性能の定量的評価が不可欠である.チケット,切符の予約などを目的としたタスク指向型対話システムでは,客観的・定量的な評価法がある程度確立されているのに対し,雑談などを目的とした非タスク指向型対話システムではアンケートなどの主観的な評価法が用いられているにすぎない.本論文ではテキスト対話を取り上げ,非タスク指向型対話システムの客観的・定量的な評価法を提案する.本論文では,いわゆる対話の「浅い構造」にのみ着目し,発話間のつながりという最低限の自然さを評価することを試みる.本手法では,人間同士の対話は自然で理想的な対話であると仮定し,人間同士の対話に発話タグを手動で付与し,付与したタグの系列を学習したHMMを作成する.実験の結果,HMMによって複数の非タスク指向型対話システムの性能を比較評価できることが確認された.

著者

田邊 喜一

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 D (ISSN:18804535)

巻号頁・発行日

vol.J94-D, no.2, pp.505-508, 2011-02-01

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スイッチ操作に利用される随意性瞬目と,誤入力の要因となる自発性瞬目について,瞬目波形の形状特徴パラメータを比較した.従来の指標である持続時間だけでなく,振幅・速度・面積を利用することにより,両瞬目を判別できる可能性が示唆された.

著者

Naoyuki SHINOHARA Tetsuya IZU Noboru KUNIHIRO

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

IEICE TRANSACTIONS on Fundamentals of Electronics, Communications and Computer Sciences (ISSN:09168508)

巻号頁・発行日

vol.E94-A, no.1, pp.19-27, 2011-01-01

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CRT-RSA is a variant of RSA, which uses integers dp = d mod (p-1) and dq = d mod (q-1) (CRT-exponents), where d, p, q are the secret keys of RSA. May proposed a method to obtain the secret key in polynomial time if a CRT-exponent is small, moreover Bleichenbacher and May improved this method. On the other hand, Takagi's RSA is a variant of CRT-RSA, whose public key N is of the form prq for a given positive integer r. In this paper, we extend the May's method and the Bleichenbacher-May's method to Takagi's RSA, and we show that we obtain p in polynomial time if by the extended May's method, and if by the extended Bleichenbacher-May's method, when dq is arbitrary small. If r=1, these upper bounds conform to May's and Bleichenbacher-May's results respectively. Moreover, we also show that the upper bound of pr increase with an increase in r. Since these attacks are heuristic algorithms, we provide several experiments which show that we can obtain the secret key in practice.

著者

Ryoichi TERAMURA Toshihiro OHIGASHI Hidenori KUWAKADO Masakatu MORII

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

IEICE TRANSACTIONS on Fundamentals of Electronics, Communications and Computer Sciences (ISSN:09168508)

巻号頁・発行日

vol.E94-A, no.1, pp.10-18, 2011-01-01

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Conventional class of weak keys on RC4 stream cipher is defined as a specific case that combinations of the first three bytes of secret key satisfy two relational equations. This paper expands and generalizes the classes of weak keys using generalized relational equations and special classes of the internal state (called predictive state). We derive the probability that generalized classes of weak keys leak the information of bytes of the secret key. Furthermore, we enumerate the generalized classes of weak keys and show that most of them leak more information of the secret key than Roos' one.

著者

大野 健彦 中谷 桃子 中根 愛 セン ユージン

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 D (ISSN:18804535)

巻号頁・発行日

vol.J94-D, no.1, pp.94-106, 2011-01-01

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情報家電の利用時,ユーザが「作業にうんざりする」と感じる場面がしばしば登場する.このような状態を検出し,その発生原因を特定,解消することは情報家電の使いやすさを向上させる上で重要な役割を果たす.特に利用開始前に必要な接続・設定作業には,うんざりしやすい様々な要因が含まれる.本研究では情報家電の接続作業におけるうんざり状態の要因を明らかにすることを目的として,ビー玉評価法と呼ぶ「うんざり」状態を検出する簡易な方法を考案し,情報家電の配線作業に適用した実験について述べる.実験の結果,うんざりする程度は人によって大きく異なること,またユーザがマニュアル読解時,特に適切なページにたどりつけない場合にうんざりする場合が多いことが示された.またビー玉評価法がこのような作業の評価に適切であることが示された.

著者

峯松 信明 櫻庭 京子 西村 多寿子 喬 宇 朝川 智 鈴木 雅之 齋藤 大輔

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 D (ISSN:18804535)

巻号頁・発行日

vol.J94-D, no.1, pp.12-26, 2011-01-01

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近年の計算機性能の飛躍的な向上により,大規模語彙を対象とした音声認識は実用段階を迎えている.音声合成においても話者性や発話スタイルを制御できる合成方式など,種々の応用場面を念頭においた技術開発が行われている.その一方で,音声工学研究の目的を「人間に匹敵するような」音声言語情報処理能力の計算機実装と考えた場合,人間と機械との間には,今なお,大きな溝があることも指摘されている.本研究ではまず,現在の音声認識・音声合成相当の情報処理を行う人間が現に存在した場合,その人間の挙動は,音声言語の獲得に困難を示す重度自閉症者の挙動と類似するであろうことを指摘する.その上で,(定型発達を遂げた)人間らしい音声情報処理の実現に向けて,現在の音声技術に欠けている基礎技術は何であるのかを幅広い視点から考え,欠損技術の一つとして「音声に含まれる言語的情報を,非言語的情報から音響的に分離して抽出する技術」を主張する.と同時に,その実現に向けて一つの技術的提案を行い,いくつかの実験結果を述べる.

著者

筧 康明

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 D (ISSN:18804535)

巻号頁・発行日

vol.J94-D, no.1, pp.3-11, 2011-01-01

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近年のインターネット環境の発展に伴い,より自由な表現が可能になったことで,新たなWeb環境とのかかわり方を設計することが重要となってきている.特に,実世界とWeb世界の乖離を解消するために,実世界とのつながりや,他のユーザとの緩やかなつながりを提供することが重要な課題とされる.このために,本研究では,(1) Web上のアクティビティの視覚化,(2)実世界情報の取得と視覚化,(3)実世界と関連づけた情報提示の三つの要素をアプリケーション上に付与し,実世界指向Webアプリケーションを提案する.本論文では,Webと実世界をつなぐ試みとしてこれまでの筆者らの試みを紹介するとともに,それらの運用を通した考察を行う.

著者

中田 篤志 角 康之 西田 豊明

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 D (ISSN:18804535)

巻号頁・発行日

vol.J94-D, no.1, pp.113-123, 2011-01-01

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我々は会話中に,視線,指差し,うなずきといった様々な非言語行動を行っている.それらの非言語行動は会話の制御に使われていると考えられ,その出現パターンには一定の構造がある.本研究ではこれを会話構造と呼ぶ.本研究では,会話参加者らによる非言語行動出現の時間構造をN-gramで表現し,会話記録のデータから会話構造を自動抽出するインタラクションマイニングの手法を提案する.そして,提案手法を用いてポスター発表会話とポスター環境自由会話という2種類の会話状況における会話構造の自動抽出を試みた.その結果,発話者は非発話者より指差しが多い,とか,うなずきの後に相槌を行うことが多いといった会話構造は二つの会話状況に共通して見られる一方で,沈黙の後に発話を続けるのは元の発話者であるという会話構造はポスター発表会話特有のものであるといったことを確認することができた.

著者

西本 卓也 渡辺 隆行

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 D (ISSN:18804535)

巻号頁・発行日

vol.J94-D, no.1, pp.209-220, 2011-01-01

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視覚障害者のコンピュータ利用に適した超早口音声の音質を改善することが望まれている.しかし超早口音声の評価のためには,聞き手の慣れの効果の考慮が重要である.本研究では親密度を統制した超早口音声の聴取において(1)実験の途中での親密度条件の変化,(2)親密度に関する教示の有無,の要因が聞き手の課題への慣れに与える影響を検証した.約21モーラ/秒という超早口音声の聴取における了解度と心的負荷に着目した実験から,「慣れによって親密度が高いという自覚が促された場合に,特にトップダウン情報としての心的辞書へのアクセスが促進され,その結果として了解度が高くなり心的負荷が少なくなる」という仮説を支持する結果が得られた.

著者

國信 茂太 半田 恵一 佐々木 康 飯窪 孝

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 D (ISSN:18804535)

巻号頁・発行日

vol.J94-D, no.1, pp.312-323, 2011-01-01

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ノートPCのきょう体内に様々な配置制約をもつ部品をコンパクトに配置するための配置案を算出するシステムを提案する.提案する部品配置設計システムは,与えられた幅・奥行でできるだけ厚みの薄い配置案を算出する.提案システムには,開発コストや重さ等に影響するメイン基板のサイズを小さくする機能がある.また,設計者に選択の幅を残すため,複数の配置案を算出する.提案システムでは,PCのきょう体は五つの配置層(二次元平面)から構成されると考え,部品は,まず鉛直方向の配置位置制約に対応した配置層に,配置制約及び配置要求を考慮して配置される.配置層への部品配置は二次元平面上の配置位置を決めることに対応する.そして,配置層に配置された部品を三次元に集積することで三次元の部品配置案を得る.実験の結果,部品数が54の高機能・多機能AVノートPCの場合,約200秒で実際のPC設計者が入力する許容最大厚みを下回る配置案が10程度得られることを確認した.

著者

後藤 敏行 田村 直良 立野 玲子

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 D (ISSN:18804535)

巻号頁・発行日

vol.J93-D, no.10, pp.1947-1957, 2010-10-01

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電子楽譜の普及によりインターネットを経由して楽譜情報にアクセスできる環境が整ってきた.これに対して,視覚障害者が用いる点字楽譜はいまだ入手が困難である.筆者らは,電子楽譜( MusicXML )から点字楽譜を生成する自動翻訳システムを研究開発し,ホームページで公開するとともに,システムの評価と拡張を進めてきた.本研究では,交響曲などを含めた多様な楽譜に対応し,点字楽譜における短縮表現などの多様な表現形式を取捨選択できるように自動翻訳手法の機能拡張を行うとともに,インターネット上の電子楽譜を翻訳して提供する機能を開発した.本論文では,これらの機能と利用状況から示されたシステムの有用性について報告する.

著者

井上 中順 斉藤 辰彦 篠田 浩一 古井 貞煕

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 D (ISSN:18804535)

巻号頁・発行日

vol.J93-D, no.12, pp.2633-2644, 2010-12-01

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本研究では,映像の中から「飛行機」や「歌っている人」といった高次特徴を検出するタスクに対し,SIFT特徴とMFCC特徴の混合ガウス分布(GMM)を用いた統計的手法を提案する.検出手法には,話者認識などで用いられてきたゆう度比による検出と,GMM Supervector SVM (GS-SVM)による検出の二つを用いる.ゆう度比による検出では,高次特徴が出現する部分としない部分のGMMをそれぞれ学習し,二つのモデルから得られるゆう度の比をもとに高次特徴を検出する.GS-SVMでは,各ショットに対するGMMを求め,GMM間の距離から定義されるRBFカーネルを用いたSVMで学習・識別を行う.最後に,各手法から対数ゆう度比を求め,その重み付き和により手法の融合を行う.TRECVID2009のデータセットを用いて評価実験を行った結果,Mean Average PrecisionはSIFT特徴とGS-SVMを用いた場合の0.141から,融合手法により0.173まで向上した.

著者

Yuki ANDO Seiya SHIBATA Shinya HONDA Hiroyuki TOMIYAMA Hiroaki TAKADA

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

IEICE TRANSACTIONS on Fundamentals of Electronics, Communications and Computer Sciences (ISSN:09168508)

巻号頁・発行日

vol.E93-A, no.12, pp.2509-2516, 2010-12-01

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We present a hardware sharing method for design space exploration of multi-processor embedded systems. In our prior work, we had developed a system-level design tool named SystemBuilder which automatically synthesizes target implementation of a system from a functional description. In this work, we have extended SystemBuilder so that it can automatically synthesize an area-efficient implementation which shares a hardware module among different applications. With SystemBuilder, designers only need to enable an option in order to share a hardware module. The designers, therefore, can easily explore a design space including hardware sharing in short time. A case study shows the effectiveness of the hardware sharing on design space exploration.

著者

Tohru ISHIHARA

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

IEICE TRANSACTIONS on Fundamentals of Electronics, Communications and Computer Sciences (ISSN:09168508)

巻号頁・発行日

vol.E93-A, no.12, pp.2533-2541, 2010-12-01

被引用文献数

5

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This paper proposes an energy efficient processor which can be used as a design alternative for the dynamic voltage scaling (DVS) processors in embedded system design. The processor consists of multiple PE (processing element) cores and a selective set-associative cache memory. The PE-cores have the same instruction set architecture but differ in their clock speeds and energy consumptions. Only a single PE-core is activated at a time and the other PE-cores are deactivated using clock gating and signal gating techniques. The major advantage over the DVS processors is a small overhead for changing its performance. The gate-level simulation demonstrates that our processor can change its performance within 1.5 microsecond and dissipates about 10 nano-joule while conventional DVS processors need hundreds of microseconds and dissipate a few micro-joule for the performance transition. This makes it possible to apply our multi-performance processor to many real-time systems and to perform finer grained and more sophisticated dynamic voltage control.

著者

Makoto SUGIHARA

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

IEICE TRANSACTIONS on Fundamentals of Electronics, Communications and Computer Sciences (ISSN:09168508)

巻号頁・発行日

vol.E93-A, no.12, pp.2560-2569, 2010-12-01

被引用文献数

2

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Utilizing a heterogeneous multiprocessor system has become a popular design paradigm to build an embedded system at a cheap cost. A reliability issue, which is vulnerability to soft errors, has not been taken into account in the conventional IC (integrated circuit) design flow, while chip area, performance, and power consumption have been done. This paper presents a system design paradigm in which a heterogeneous multiprocessor system is synthesized and its chip area is minimized under real-time and reliability constraints. First we define an SEU vulnerability factor as a vulnerability measure for computer systems so that we evaluate task-wise reliability over various processor structures. Next we build a mixed integer linear programming (MILP) model for minimizing the chip area of a heterogeneous multiprocessor system under real-time and SEU vulnerability constraints. Finally, we show several experimental results on our synthesis approach. Experimental results show that our design paradigm has achieved automatic generation of cost-competitive and reliable heterogeneous multiprocessor systems.

著者

Hasitha Muthumala WAIDYASOORIYA Daisuke OKUMURA Masanori HARIYAMA Michitaka KAMEYAMA

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

IEICE TRANSACTIONS on Fundamentals of Electronics, Communications and Computer Sciences (ISSN:09168508)

巻号頁・発行日

vol.E93-A, no.12, pp.2570-2580, 2010-12-01

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Heterogeneous multi-core processors are attracted by the media processing applications due to their capability of drawing strengths of different cores to improve the overall performance. However, the data transfer bottlenecks and limitations in the task allocation due to the accelerator-incompatible operations prevents us from gaining full potential of the heterogeneous multi-core processors. This paper presents a task allocation method based on algorithm transformation to increase the freedom of task allocation. We use approximation methods such as CORDIC algorithms to map the accelerator-incompatible operations to accelerator cores. According to the experimental results using HOG descriptor computation, the proposed task allocation method reduces the data transfer time by more than 82% and the total processing time by more than 79% compared to the conventional task allocation method.

著者

Shinyu NINOMIYA Masanori HASHIMOTO

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

IEICE TRANSACTIONS on Fundamentals of Electronics, Communications and Computer Sciences (ISSN:09168508)

巻号頁・発行日

vol.E93-A, no.12, pp.2441-2446, 2010-12-01

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Statistical timing analysis for manufacturing variability requires modeling of spatially-correlated variation. Common grid-based modeling for spatially-correlated variability involves a trade-off between accuracy and computational cost, especially for PCA (principal component analysis). This paper proposes to spatially interpolate variation coefficients for improving accuracy instead of fining spatial grids. Experimental results show that the spatial interpolation realizes a continuous expression of spatial correlation, and reduces the maximum error of timing estimates that originates from sparse spatial grids For attaining the same accuracy, the proposed interpolation reduced CPU time for PCA by 97.7% in a test case.

著者

Kentaro ISHIZU Homare MURAKAMI Stanislav FILIN Hiroshi HARADA

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

IEICE TRANSACTIONS on Communications (ISSN:09168516)

巻号頁・発行日

vol.E93-B, no.12, pp.3311-3322, 2010-12-01

被引用文献数

4

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Selections of radio access networks by terminals are currently not coordinated and utilizations of the radio resources are not balanced. As a result, radio resources on some radio systems are occupied even though others can afford. In this paper, in order to provide a framework to resolve this issue, Cognitive Wireless Router (CWR) system is proposed for distributed management and independent reconfiguration of heterogeneous wireless networks. The proposed system selects appropriate operational frequency bands and radio systems to connect to the Internet in corporation between the CWRs and a server and therefore can provide optimized wireless Internet access easily even in environments without wired networks. The developed prototype system reconfigures the radio devices to connect to the Internet in 27 seconds at most. It is revealed that this reconfiguration time can be shortened to less than 100 ms by elaborating its procedure. It is also clarified that network data speed required at the server to deal with 10,000 CWRs is only 4.1 Mbps.

著者

Yi TANG Junchen JIANG Xiaofei WANG Chengchen HU Bin LIU Zhijia CHEN

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

IEICE TRANSACTIONS on Information and Systems (ISSN:09168532)

巻号頁・発行日

vol.E93-D, no.12, pp.3232-3242, 2010-12-01

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Multi-pattern matching is a key technique for implementing network security applications such as Network Intrusion Detection/Protection Systems (NIDS/NIPSes) where every packet is inspected against tens of thousands of predefined attack signatures written in regular expressions (regexes). To this end, Deterministic Finite Automaton (DFA) is widely used for multi-regex matching, but existing DFA-based researches have claimed high throughput at an expense of extremely high memory cost, so fail to be employed in devices such as high-speed routers and embedded systems where the available memory is quite limited. In this paper, we propose a parallel architecture of DFA called Parallel DFA (PDFA) taking advantage of the large amount of concurrent flows to increase the throughput with nearly no extra memory cost. The basic idea is to selectively store the underlying DFA in memory modules that can be accessed in parallel. To explore its potential parallelism we intensively study DFA-split schemes from both state and transition points in this paper. The performance of our approach in both the average cases and the worst cases is analyzed, optimized and evaluated by numerical results. The evaluation shows that we obtain an average speedup of 100 times compared with traditional DFA-based matching approach.

著者

Yoshiki YUNBE Masayuki MIYAMA Yoshio MATSUDA

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

IEICE TRANSACTIONS on Information and Systems (ISSN:09168532)

巻号頁・発行日

vol.E93-D, no.12, pp.3284-3293, 2010-12-01

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This paper describes an affine motion estimation processor for real-time video segmentation. The processor estimates the dominant motion of a target region with affine parameters. The processor is based on the Pseudo-M-estimator algorithm. Introduction of an image division method and a binary weight method to the original algorithm reduces data traffic and hardware costs. A pixel sampling method is proposed that reduces the clock frequency by 50%. The pixel pipeline architecture and a frame overlap method double throughput. The processor was prototyped on an FPGA; its function and performance were subsequently verified. It was also implemented as an ASIC. The core size is 5.05.0 mm2 in 0.18 µm process, standard cell technology. The ASIC can accommodate a VGA 30 fps video with 120 MHz clock frequency.