著者

猿舘朝 伊藤憲三

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2008, no.98, pp.89-93, 2008-09-29

参考文献数

22

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本稿では,聴覚障害者のための事前登録型生活音識別システムについて提案した.我々はこれまで,フレーム処理に基づく信号検出及び識別アルゴリズムにより,高い精度で識別処理するシステムとして実現した,本報告では,識別アルゴリズムの際に分析した周波数帯域特徴や時間軸パタンを利用したメディア変換法,携帯電話を利用した職別結果呈示法,そして,システムの実装構成について述べる.The living sound identification system based on preregistered of signal characteristics for hearing impairments persons was proposed. This system accomplished with very high identification rate by signal part detection and identification algorism based on frame by frame analysis. In order to system implementation, conversion method from identification result to another information as vibration or a light were studied. And, method of transmitting identification result by cellular phone was described.

著者

清水 友樹 バールラジェンダール 坂田 雅雄 浦 環 柳澤 政生

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2005, no.8, pp.93-98, 2005-01-26

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海中の生態環境は謎に包まれている部分が多く、昨今工学的視点からその生態を探ろうという試みが多くなされている。現在我々はその手法の一つである、自律型海中ロボットによる海中生物の調査を行っている。ターゲットとしている生物は、捕食のために2000mもの深海に潜るとされ、生態が明らかでないマッコウクジラである。本稿では、マッコウクジラの発する音声を解析するシステムをFPGAにより実装し、個体識別と方位角、俯角等の位置情報を推定する手法を提案する。Many parts of sea environment are unclear,so a lot of research activities are trying to explore and analyze it with trechniques of engineering. We are investigating the sea organism by the autonomous underwater vehicle which is one of the techniques. The organism we are targeted, is the Sperm Whale that goes underwater to 2000m for his own predation. In this paper,we implement the system with FPGA to analyze sound the Sperm Whale produces,and propose the method to classify individuals and to estimate the locational information as an angle of direction and depression.

著者

志田 さや香 柴田 裕一郎 小栗 清

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2008, no.2, pp.25-30, 2008-01-16

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リコンフイギヤラプルマシンでは,CPUとFPGA間のデータ転送がボトルネックになることが多く,転送時間の短縮が求められている.このためSRC-6のDMA転送は複数のオンボードメモリにインタリーブしながらストリーミング処理することが可能となっている.しかし,FPGAの資源制約が大きなアプリケーションでは,インタリーブの前処理としてCPU上でのデータ並べ換えを行う必要がある.本稿では,そのオーバーヘッドを評価し,トレードオフポイントを明らかにした.その結果,1データ列あたり150KB以下の演算を扱う場合,CPU上で並べ換えをした後インタリーブしながらストリーミング処理を行うことで速度向上が実現できることを示した.DMA transfer between a CPU and an FPGA often becomes a bottleneck of current reconfigurable machines. To mitigate this problem, the DMA transfer of SRC-6 supports streaming processing with a on-board memory interleave. However, as a preprocessing of the interleave, the CPU must reorder the data for applications with severe FPGA resource constraints. This paper empirically evaluates this overhead to reveal the trade-off point. The results show that the speedup is achieved by interleaved streaming DMA when FPGAs treat 150 KB or lower of data per stream.

著者

松永 裕介

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2000, no.37, pp.57-63, 2000-05-11

被引用文献数

10

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本稿では,与えられた論理関数に対して直交でない関数分解を求める効率の良いアルゴリズムについて述べる.このアルゴリズムは著者が以前開発した二分決定グラフを用いて直交分解を行うアルゴリズムを利用したものである.通常,直交でない関数分解は多数存在するので無制限に関数分解の列挙を行うことは難しいので,重複した変数の個数が規定値以下の関数分解のみを列挙する様になっている.7入力程度の論理関数に対して適用したところ,ナイーブなアルゴリズムに比べて5?6倍の高速化が達成されている.This paper describes an efficient algorithm enumerating all the non-disjunctive decomposition of a given function. The algorithm utilizes the disjunctive decomposition algorithm using binary decision diagrams that the authors have previously developed. Since, in general, there exist too many non-disjunctive decompositions for ordinary logic functions, the algorithm restricts to enumerate only decompositions whose duplicated variables are less than the given limit. Comparing to the existing naive algorithm, about 5 or 6 times acceleration has been observed for a case of applying to 7-inputs functions.

著者

鈴木 正康 山田 裕 出口 勝昭 安生健一郎 粟島 亨 天野 英晴

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2004, no.5, pp.35-40, 2004-01-22

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NECエレクトロニクスが開発したDynamically Reconfigurable Processor (DRP)は、粗粒度のリコンフィギャラブルプロセッサで、内部に持つ16のデータパスの構成情報を切替えることによって、様々な処理を実現する。本稿では、リコンフィギャラブルプロセッサDRP上でのエッジ近傍合成機能付きαブレンダの設計事例を紹介し、DRPの処理能力を検証するため、Pentium 4、Athlon XP、DSP(TI C6713)などのアーキテクチャと比較した。その結果、並列処理の効果的な利用により,エッジ近傍合成機能付きαブレンダを実行した場合、DRPはPentium 4、Athlon XPの3倍、DSPの17倍の処理性能を達成することができた。Dynamically Reconfigurable Processor (DRP) developed by NEC Electronics is a coarse grain reconfigurable processor that selects a data path from the on-chip repository of sixteen circuit configurations, or contexts, to implement different logic on one single DRP chip. This paper describes our implementation of an alpha blender with anti-aliasing capabilities on the DRP. Comparison with various architectures including Pentium 4, Athlon XP, and DSPs (TI C6713) are done to evaluate the potentials of the DRP. Our results show that the DRP outperforms Pentium 4 and Athlon XP by three times, and DSP by seventeen times when compared against the implementation of anti-aliasing alpha blender.

著者

竹本 卓 竹中 康晴 皆川 勉 小泉 友弘 牛島 康之 柳田 直昭 小原 靖生 田中 幸一 藤田 康彦

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2004, no.102, pp.75-80, 2004-10-22

被引用文献数

2

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3.5Mpolygon/secの3DCGエンジン、15fps@QVGAのMPEG4 codecエンジン、最大2MpixelのJPEGエンジン、カメラI/F、SDカードI/F、LCD I/F、および20MbitのDRAMを1chipに集積した携帯機器向けメディアプロセッサT4Gの開発について述べる。3DCGエンジンは東芝のコンフィギュアラブルプロセッサMePを応用することにより実現されている。DRAMを内蔵したことにより、3Dエンジンとメモリ間のバンド幅は2GByte/secに達する。このチップでは、0.13um CMOS DRAM混載プロセスを使用し、20Mtransistorのロジックと20MbitのDRAMを集積した。3DCG処理時の最大消費電力は170mWである。A media processor named T4G is described. T4G integrates 3.5M polygon/sec 3D Graphic engine, 15fps@QVGA MPEG4 engine, 2M pixel JPEG engine and 20Mbit DRAM into a single chip. It also provides several peripheral interfaces such as Camera I/F and LCDC. The 3D graphics engine was designed based on a Toshiba's configurable processor MeP (Media embedded Processor). Using eDRAM, the bandwidth between the 3D engine and the frame buffer reaches 2GByte/sec. This chip is fabricated using 0.13um CMOS technology and consumes maximum 170mW during 3D graphics operation.

著者

江口 悠利 中川 智尋 太田 賢 竹下 敦

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2008, no.32, pp.215-220, 2008-03-28

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携帯電話の高機能化と共に最近ではPCのようにユーザが自由にネイティブコードのアプリを追加して端末をカスタマイズ可能なオープン端末(スマートフォンと呼ぶ)も増加している.一方で,そのオープン性の代償としてスマートフォンには情報漏洩等の懸念があり,通常の携帯電話と同等の安全性を保つことは難しい.オープン性と安全性を両立する手段として,マルチOS技術があるが,本稿では性能面に優れ,既存OSの修正インパクトが少ない,OSのサスペンド機能を利用したOS切り替え方式に着目する.この方式は,一方のOSが実行状態の際には,他方のOSは全て休止状態となる特徴がある.休止状態のOSはメール着信,電話着信不能であるため,携帯電話に適用する際には,実行中のOSと協調して着信を処理する機構,OS間の通信機構が必要となる.しかし,従来のOS間通信方式はOSの並行動作を想定しているため,OS切り替え環境には適用できないOS切り替え環境に対応したOS間通信方式を設計,評価ボードに実装した.遅延・スループットの評価の結果,提案方式は着信通知等の少量データ転送に適用可能であること,インタラクティブな通信には不適であることを確認した.Cellular equipment gets high-performance, and smartphone gets attention in customizations to add-on native code applications like a PC. Unlike cell phone, it is difficult to avoid threats of compromising smartphone. We use multiple-OS technology to combine open environment like smartphone and secure environment like cell phone. As a result of comparison of several technologies in terms of performance, development cost and power consumption, we select OS Switching that uses Suspend/Resume function. This has a restriction that whenever an OS executed, any other OSes are suspended. Suspend OS cannot receive any mails and phone calls. Cellular equipment must be able to receive mails and phone calls to redirect them from application in executing OS to application in suspend OS by using Inter-OS Communication. However, existing Inter-OS communication method is not suitable for OS switching. Therefore, we propose an Inter-OS communication method to cooperate with application programs in OS Switching. As a result of experimentation, our method is not suitable interactive communication, but suitable for a small mount of data communication without switching OS to notificate incoming mails.

著者

谷口 謙二郎 宮瀬 紘平 梶原 誠司 イリスポメランツ スダカーM レディー

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2002, no.113, pp.85-90, 2002-11-27

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本論文では、多重スキャン設計に対するテストデータ量削減手法を提案する。提案手法は2段階でデータ圧縮を実現する。最初に、ATPGで生成したテスト集合を符号化し、多重スキャンに印加スキャンインのテスト入力数を削減する。次に、符号化したテスト集合のデータ量を、統計符号化技術によりさらに削減し、それぞれのテストピンに印加するスキャンインベクトル長を削減する。統計的符号化ではハフマン符号を用いる。スキャンインベクトル長の削減により、テストロード時間とテストデータ量が削減される。ISCAS-89ベンチマーク回路に対する実験結果では、提案手法が、圧縮テスト集合のテストデータ量を平均21.5%に削減できることを示す。In this paper we propose a new method of test date compression for multiple scan chain designs. The proposed method consists of two phase of data compression. In the first phase, ATPG test vectors applied to multiple scan chains are encoded to reduce the number of test input pins and thus reduce the test data volume. In the second phase, the encoded test vectors are compressed further using statistical encoding to reduce the length of the test sequences applied to each test pin. This reduces test loading time and test data volume. Experimental results for large ISCAS-89 benchmark circuits show that the proposed method reduced the test date volume to 21.5% on average.

著者

土井 伸洋 堀山 貴史 中西 正樹 木村 晋二

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2004, no.56, pp.41-46, 2004-05-28

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Cプログラムからのハードウェア合成においてはビット長最適化をはじめとするさまざまなハードウェア向け最適化が必要である.このためにはプログラム中の変数がとりうる値やデータフローを推測することが必要で,静的解析手法が使われることが多いが,精度などの点で不十分な点がある.本稿ではソフトウエア検証の分野で注目されている抽象解釈(Abstract Interpretation)手法に基づくプログラムの解析と,データパス最適化への応用について述べる.Various optimization techniques such as bit-length optimization are required for hardware generation from C programs. The value range analysis and dataflow analysis are effective for such optimization and static pro gram analysis methods have been used. The static methods, however, have several problems such as the preciseness, the overestimation, etc. In this paper, we describe a program analysis method based on abstract interpretation and its application for datapath optimization.

著者

阿部 健志 渡邊 敏正

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM)

巻号頁・発行日

vol.1998, no.10, pp.41-48, 1998-01-30

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矩形双対グラフを用いたプリント基板レイアウト設計では,各部品矩形内に部品を配置し,部品端子間の配線として,まず,対応する端子矩形間を配線矩形を通るパスで結ぶことを行う.配線を完了するためには,端子矩形まで到達している配線を更に部品矩形内部におかれている部品の実端子まで延長しなければならない.各部品矩形は対応する部品がその内部に配置可能となるような大きさ以上であることは必要である.しかし,前述の配線延長がその内部で可能である形状まで部品矩形の拡大が生じるかもしれない.その際には最小の拡大に抑えることが望まれる.本研究では,いま述べた意味での部品矩形サイズの下界値を求めるために,非交差道を用いた配線領域の見積り手法を提案し,その有効性を実験により評価する.In designing layouts of printed wiring boards with rectangular dualization, layouts are produced by placing elements within corresponding element-rectangles and by routing among terminals. Routing is separated into two stages. The first stage is to obtain wiring among terminal-rectangles. The second stage is done within each element-rectangle and is to find paths, each connecting arm actual pin of the element in this rectangle and the corresponding auxiliary terminal in each terminal-rectangle. The size of each element-rectangle has to be. large enough to make the second stage rotting possible, while this size should be kept as small as possible so that the total size of the board may be minimized. The subject of the paper is to propose a method' of estimating the smallest possible size of a given element-rectangle in which the second stage routing can be completed. Experimental results are provided to show capability of the proposed method.

著者

玉英昭男 杉浦 正大 益田 正

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2005, no.121, pp.15-20, 2005-11-30

参考文献数

3

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ロータリエンコーダは機械の自動化に欠かせない角度センサとして広く使われ,高精度化が求められている.しかし,これまでエンコーダを高精度に測定する方法がなく,精度に関する情報は十分ではなかった.著者らの校正システムは,数十万点にも及ぶ全角度目盛の誤差を高精度に,かつ,短時間で自動測定出来る点に特長がある.今回,本システムの一層の高精度化のため,エンコーダ信号最大40本,角度目盛最大6700万点の測定が可能な誤差測定回路を設計し,20万ゲートFPGAを用いて1チップ化した.A new error measuring circuit for highly-accurate rotary encoders has been designed and developed.

著者

神酒 勤 佐藤徹 川越 聡

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告システムLSI設計技術(SLDM) (ISSN:09196072)

巻号頁・発行日

vol.2002, no.5, pp.25-30, 2002-01-23

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ウェーブレットネットワークの FPGA 実現について議論する。ウェーブレットネットワークは、ウェーブレット理論とファンクショナル・リンク・ネットを融合した技術であり、非線形な入出力関係をウェーブレット関数の線形結合の形で記述する。その結合荷重は、教師付き学習によって決定する。本研究では、山川らの提案による高速学習性と良好な収束性を持つ単峰性ウェーブレットを用いたウェーブレットネットワークに着目、その基本形であるシンプレスト・ウェーブレットネットワークのハードウェア化について述べる。基底配置をハードウェアに最適化した新しいモデルを提案し、その性能を非線形関数の近似実験により確認したので報告する。The Wavelet Network (WN) is produced by a fusion of Wavelet theory and the concept of the funcitonal link network. The WN describes the non-linearity of system with a linear conjunction conjuncition of wavelet basis functions. The connection weighs are determined by learning with a teacher. The advantages of the WN are a high-speed learning and a good convergence to the global minimum. In this paper, hardware implementation of the oneinput one output WN, so called' Simpest wavelet network (SWN)', has been discussed. The performance of the porposed system has been confirmed by the experimental results of the approximation of the non-linear function.