著者

平井 遥 入江 英嗣 五島 正裕 坂井 修一

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC) (ISSN:09196072)

巻号頁・発行日

vol.2006, no.88, pp.43-48, 2006-07-31

被引用文献数

1

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スーパスカラ・プロセッサの命令パイプラインにおいて、命令ウインドウより上流をフロントエンドと呼び、命令ウインドウおよびその下流をバックエンドと呼ぶ。従来のスーパスカラ・プロセッサでは演算器はバックエンドに配置され、命令の実行はバックエンドのみで行われる。これに対して我々はフロントエンド実行という手法を提案している。フロントエンド実行とはバックエンドに加えてフロントエンドにも演算器を配置し、実行可能な命令をフロントエンドでも実行することである。フロントエンド実行には従来のプロセッサに比べクリティカル・パス上の命令の実行間隔を狭める効果がある。本稿ではフロントエンド実行の考え方を押し進め、改良手法としてツインテール・アーキテクチャと呼ぶ手法を提案する。ツインテール・アーキテクチャはフロントエンド実行ステージを通常のパイプラインから独立させたものであり、これによってフロントエンド実行ステージによるパイプライン段数の増加はなくなる。この手法はフロントエンド実行において難点であった部分を改善してさらなる性能向上を図ることを目的とした手法である。The front end (or back end) of the pipeline in a superscalar processor refers to the pipeline before (or after) the instruction window. Traditionally, physical locations of ALUs, as well as instruction execution belong to the backend. We have proposed front end execution (FEE). In FEE, ALU allocation and instruction execution also take place in the front end. By early executing instructions with ready source operands, execution time of critical instructions can be reduced. This work proposes an enhanced FEE, called twintail architecture. In twintail architecture, the stages responsible for FEE are separated from the main pipeline. By which, the overheads previously caused by additional FEE stages can be removed.

著者

新城 拓也 石川 朗宏 五島 正裕

出版者

日本緩和医療学会

雑誌

Palliative Care Research (ISSN:18805302)

巻号頁・発行日

vol.10, no.1, pp.141-146, 2015 (Released:2015-02-25)

参考文献数

33

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終末期がん患者の治療困難な苦痛に鎮静が必要なことがある.日本の在宅療養中の患者に対する鎮静についての報告は,ほとんどない.本研究の目的は,在宅療養中のがん患者に対する鎮静の状況を調査することである.しんじょう医院で,在宅で緩和ケアを提供された,2012年8月から2014年7月までに診療が終了した117例のがん患者のカルテを後方視的に調査した.死亡したがん患者は98例で,自宅で鎮静が行われたのは自宅で死亡した73名のうちの24名(33%),平均期間は,4.4±6.0日,投与薬剤はすべてミダゾラムであった.ミダゾラムの初期投与量は,12.8±6.2 mg/日,最終投与量は,12.4±6.5 mg/日であった.鎮静の対象となった症状は,せん妄が22例であった.在宅療養中のがん患者に,鎮静は必要な治療で,在宅チームが治療,ケアを常時討議することで,適切かつ安全に実施できることが分かった.

著者

佐藤 友亮 新城 拓也 石川 朗宏 五島 正裕 関本 雅子 森本 有里

出版者

日本緩和医療学会

雑誌

Palliative Care Research (ISSN:18805302)

巻号頁・発行日

vol.10, no.1, pp.162-167, 2015 (Released:2015-03-06)

参考文献数

20

被引用文献数

1

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在宅療養をしていた終末期がん患者の,食事と補完代替療法の現状調査を行った.神戸の5診療所で治療され,自宅で死亡した200名を対象に,患者遺族に質問紙を2014年2月に発送した.回収率は66%,患者の平均年齢は74歳だった.食事や食品の情報入手先を問う質問では,書籍・雑誌・新聞(48%),医療者(46%)という回答が多かった.積極的に摂取した食材は,お茶(64%),乳製品(62%),大豆食品(60%),制限した食材は,アルコール(49%),脂質(31%),塩分(31%)という回答が多かった.補完代替療法を43名(32%)の患者が取り入れており,サプリメント,ビタミン剤(28%)が多かった.がん患者は,一般的に健康に良いと考えられているものを摂取していた.終末期がん患者の食事,補完代替療法には科学的根拠が乏しいため,今後の研究が必要である.

著者

堀尾 一生 亘理 靖展 塩谷 亮太 五島 正裕 坂井 修一

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC) (ISSN:09196072)

巻号頁・発行日

vol.2008, no.75, pp.7-12, 2008-07-29

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本論文はツインテール・アーキテクチャの改良案を提案するものである.ツインテール・アーキテクチャには発行幅や命令ウィンドウ・サイズを実質的に増加させる効果があり,ウェイ数の大きなスーパスカラ・プロセッサの実現に貢献する技術である.本論文が新たに提案するハーフパンプ FU アレイは,ツインテール・アーキテクチャの消費電力を削減するための機構である.ハーフパンプ FU アレイは,ツインテール・アーキテクチャの命令のスループットを保ちながらも,消費電力を抑えることを可能にする.シミュレーションによる評価では,ハーフパンプ FU アレイを実装したツインテール・アーキテクチャは通常のツインテール・アーキテクチャと比べ,2.4% の性能低下にとどまり,ベースモデルのスーパスカラ・プロセッサに対して,平均で 10.7% の性能向上が得られた.This paper proposes a new inplementation of Twintail Architecture. Twintail Architecture is a technique which qives effect similar to increasing issue width and instruction window size, but at low hardware cost. It is expected to contribute to a practical implementation of ultra-wide super scalar processor. This paper's proposal, Half-pumped FU Array, reduces power consumption of Twintail Architecture at minimal performance cost. Our evaluation showed that Twintail Architecture with Half-pumped FU Array improves IPC of base model super scalar processor by 10.7%, a 2.4% performance loss from conventional Twintail Architecture.

著者

亘理 靖展 堀尾 一生 入江 英嗣 五島 正裕 坂井 修一

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC) (ISSN:09196072)

巻号頁・発行日

vol.2007, no.79, pp.7-12, 2007-08-01

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本研究室で提案しているツインテール・アーキテクチャでは,発行幅を増やさずにスーパスカラ・プロセッサに演算器を追加することで実質的に発行幅が増えたような効果が得られる.ツインテール・アーキテクチャでは並列にメモリ・アクセス可能なロード命令が増えることで大きな性能向上が得られる.しかし,プロセッサ内のロード命令の数を増やすためにはロードストア・キューのサイズを大きくする必要があり,配線遅延の増大を招く可能性がある.本論文では,ロードストア・キューからアクセス・オーダ・バイオレーションの検出機構を分離し,アクセス・オーダ・バイオレーションの検出をするバッファを別途設けることで,ツインテール・アーキテクチャにおいて,配線遅延の増大を招くことなく,同時にメモリ・アクセスできるロード命令を増加させるモデルを提案する.シミュレーションによる提案モデルの評価では,ツインテール・アーキテクチャにおいてアクセス・オーダ・バイオレーション検出時の再実行方法を理想的にしたモデルとほぼ同等のIPCの向上が得られた.We propose Twintail Architecture, an architecture which gives effect similar to widening issue width but does not lead to greater latency. Twintail Architecture contributes to superscalar processor's throughput by enabling paralell memory access. However, it seems to provoke wiring delay with enlarging the size of load/store queue for the purpose of increasing in-flight load instructions. In this paper, we propose an reasonable model which increases the number of in-flight load instructions, by decoupling the function of access order violation detection from the load/store queue and enlarging a buffer which detects access order violation. Evaluation showed proposed model improves IPC as well as ideal re-execution model.

著者

湯淺 太一 近山 隆 上田 和紀 森 眞一郎 八杉 昌宏 小宮 常康 五島 正裕

出版者

京都大学

雑誌

特定領域研究

巻号頁・発行日

2001

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本研究では,計算機システムが備えている広域性と局所性の両方に対応できる適切な計算量モデルとソフトウェアシステムの構築を可能にするために,計算連続体と呼ぶ概念に基づいて,さまざまな観点から,計算に関する既存概念の再検討,統合,および発展を図ってきた.主要な研究成果は次のとおりである.1.計算連続体モデルによる計算量解析本プロジェクトでは,単一計算機内のメモリ階層から計算機間のネットワーク遅延の差異までを,統一的に,かつ簡潔に表現できる計算量モデルとして「計算連続体モデル」を提案し,このモデルに基づいた計算量解析結果が,従来方法よりも現実の計算に近いものであることを示した.また,複雑な並列アルゴリズムに対しても,その振舞いが把握できるように,計算連続体モデルの仮想機械を設計し,実装した.2.並行言語モデルLMNtalに関する研究また本プロジェクトでは,階層グラフの書換えに基づくスケーラブルな並列言語モデルとしてLMNtalを設計し,このモデルの改良を進めてきた.このモデル上でプロセス構造の解析技術を確立するとともに,実用に供するプログラミング言語としての実装を行った.階層グラフ書換えは,多重集合書換え計算モデルや自己組織化に基づく計算モデルなどを特別な場合として含んでおり,既存の多くの計算モデルの架け橋となることが期待できる.3.局所性を重視した処理系実装方式の研究プログラミング言語の実装において,特に局所性を重視することによって,実行性能が飛躍的に向上することを実証した.その例として,階層的グループ化に基づくコピー型ごみ集めによる局所性改善をあげることができる.これは,スタック溢れに備えたキューを併用することにより,少量のスタックで大部分を深さ優先順にコピーするごみ集め方式のさらなる改良の提案であり,仮想記憶の局所性だけでなく,キャッシュの局所性も考慮した実装となっており,実際の計算機上で極めて効率の良い処理系を実現できる技術である.

著者

山下 淳 二本松 秀樹 山本 和諒 浅井 優太 塩谷 亮太 五島 正裕 津邑 公暁

雑誌

研究報告システム・アーキテクチャ(ARC) (ISSN:21888574)

巻号頁・発行日

vol.2022-ARC-248, no.46, pp.1-13, 2022-03-03

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現代の科学技術分野の進歩を支える高性能な大規模並列計算基盤は分散メモリ型と呼ばれるハードウェアの形態を取る.この形態を前提としたシステムでは,高性能なプログラムを実現するために,長い期間を費やして手動でチューニングする必要があり,生産性が問題となっている.このような中,生産性と性能を両立しうる機構としてトランザクショナルメモリ(TM)への関心が高まっている.TM はマルチコアプロセッサ向けに多く研究されてきたが,この機構を分散システムにも適用することで,分散メモリ型におけるプログラミングを単純にすることも可能であるという考えから,分散システムを対象とする分散トランザクショナルメモリ(DTM)が提案されているが,実用的な実装は未だ存在していない.我々は生産性と性能を両立する大規模並列計算基盤を実現するため DTM に着目し,生産性の高いプロトタイプを開発したが,性能面に改善の余地がある.そこで本稿では,DTM の性能を高めるためのソフトウェアキャッシュを設計および実装する.提案する DTM システムの有効性を確認するため,マイクロベンチマークおよび STAMP ベンチマークを用いて評価した結果,プロトタイプと比較してマイクロベンチマークでは 1.56倍,STAMP では 3.64 倍の高速化を確認した.

著者

五島 正裕 森 眞一郎 中島 浩 富田 眞治

出版者

一般社団法人情報処理学会

雑誌

情報処理学会論文誌 (ISSN:18827764)

巻号頁・発行日

vol.37, no.7, pp.1399-1408, 1996-07-15

参考文献数

6

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Virtual Queueシステムは 仮想化とストリームのキャッシングを特長とするメッセージ通信用ハードウェアである.仮想化によって 任意の数の仮想的通信機構を提供し システム・コールなしで利用できるなど メッセージ送受信時のソフトウェア・オーバヘッドを大幅に削減するので 細粒度の通信に耐える.また メッセージそれ自体ではなく メッセージのストリームへの参照の局所性を利用し よくアクセスされるストリームを物理的通信路にキャッシングすることによって高速化を図る.シミュレーションにより ベクトル・データの転送にも十分なスループットを持つことが確認された.The Virtual Queue system is a message communication mechanism, marked by virtualization and caching of message streams. The virtualization provides arbitrary number of virtual communication hardware, and enables a user to use the hardware without system calls. The system withstands finer grained communications, because the virtualization drastically reduces the software overhead in handling messages. And the system makes use of locality of reference, not to messages themselves but to the stream of the messages, and caches frequently accessed message streams to the fast physical channels. The simulation result showes that the system provides enough throughput for transmission of vector data.

著者

五島 正裕 坂井 修一

出版者

東京大学

雑誌

特定領域研究

巻号頁・発行日

2007

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情報漏洩は情報化社会が本質的に抱える問題であり、技術的な解決が必要である。マイクロプロセッサの制御方式を含めて情報漏洩を検討している研究は少ない。データがどのように扱われるべきかは、本来プログラムが任意に酌量することではなく、データそのものに付加されるべき属性である。その上でプログラムがデータをどのように扱うかを監視することができれば、プログラムの出所に関わらず、情報漏洩防止を実現することができる。このような情報フロー追跡は計算コストが膨大なことから、これまであまり検討がされてこなかった。我々はマイクロプロセッサの処理スループットを向上させる研究を数多く行ってきており、情報フロー追跡を利用して情報漏洩を防ぐことは少ない性能オーバヘッドで可能であると考えている。本研究では柔軟かつ堅牢な情報漏洩防止アーキテクチャの実現を目指す。すべてのデータにはどのような使用を許可するかというライセンス条件が付加される。ライセンス条件は、プログラム中のデータ処理において、ソースからディスティネーションへと伝播し、情報漏洩を検出し、プログラムを停止させることができる。本年度は、分岐によって生じる暗黙的情報フローによる情報漏洩をも防止できるプラットフォーム技術を提案した。この方式に則れば、たとえアプリケーションに脆弱性があったとしても、情報漏洩を完全に防止することができる。

著者

入江 英嗣 荻野 健 勝沼 聡 清水 一人 栗田 弘之 五島 正裕 坂井 修一

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. CPSY, コンピュータシステム (ISSN:09135685)

巻号頁・発行日

vol.106, no.3, pp.49-54, 2006-04-07

被引用文献数

3

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今日のコンピュータシステムのディペンダビリティは、多くの層に渡る多様な技術を必要とし、維持することが難しくなっている。本論文では、システムの一元的なディペンダビリティ維持を支援するプロセッサとして、一つ一つの命令実行をチェックするプロセッサモデルを提案し、必要となる機能を列挙する。更に、それらの機能を統合したときのオーバヘッドと今後の最適化を概観する。

著者

五島 正裕 坂井 修一

出版者

東京大学

雑誌

基盤研究(B)

巻号頁・発行日

2008

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SIMDは,ベクトル処理の方式として中心的な地位を占めているが,プログラマビリティに問題があり,複雑化するアプリケーションに対処することができない.本研究は,プログラマビリティと最大性能を両立することを目標とする.Switch-on-Future-Eventマルチスレッディングは,プログラマビリティを犠牲にすることなく,最大で33.5%の性能向上を達成することができる.マルチスレッディングのために生じるレジスタ・ファイルの大型化は,非レイテンシ指向レジスタ・キャッシュ・システムによって緩和することができる.シミュレーションにより,回路面積は24.9%にまで削減できることが示された.

著者

五島 正裕 岡田 智明 細見 岳生 森 眞一郎 中島 浩 富田 眞治

出版者

一般社団法人情報処理学会

雑誌

情報処理学会研究報告計算機アーキテクチャ(ARC)

巻号頁・発行日

vol.1993, no.71, pp.121-128, 1993-08-19

被引用文献数

2

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我々は,一つのアーキテクチャで共有メモリ型およびメッセージ・パッシング型の両方の通信モデルをサポートすることが重要であると考え,スケーラブルな共有メモリ・マルチプロセッサのコヒーレント・キャッシュ・システムとメッセージ通信機能を統合することを試みている.本システムではI?StructureやFIFOなどの同期構造体を利用して高速な細粒度メッセージ通信を実現する.本稿ではこのキャッシュ・システムのコヒーレンス制御方式とメッセージ通信機構について述べる.Based on an opinion that a single architecture should support communication models of both shared memory type and message passing type, we are trying to integrate message communication mechanism with the coherent cache system on the shared memory multiprocessor. This system realizes fast fine-grain message communication by utilizing the synchronization structure such as I-Structure or FIFO. In this paper, we describe the coherence control method and the message communication mechanism of the system.

著者

坂井 修一 五島 正裕

出版者

東京大学

雑誌

基盤研究(B)

巻号頁・発行日

2004

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次世代省電力マイクロプロセッサの実現に向けて、次のような成果を得た(主な成果のみを記す)。ベースとなるマイクロプロセッサのサイクルレベルシミュレータを、チップ・マルチ・プロセッサ方式とクラスタ型スーパスカラ方式の2種類について作成した。次に、省電力要素技術として、システムレベルにおける低消費電力化技術の研究と、低消費電力のソフト・エラー対策の研究を行った。システムレベルにおける低消費電力化の要素技術として、(1)分岐予測器を利用したホット・パス検出器の開発、(2)Signatureに基づくプログラム・フェーズ検出の改良、(3)OSのサポートによるスレッドレベル並列の動的見積もり、(4)オンチップ・バスの直列化による電力削減、(5)チップ・マルチ・プロセッサの不均質キャッシュ共有などの研究を行い、それぞれ詳細レベルシミュレーションなどによって性能と省電力の両立が示され、これらの有効性が検証された。低消費電力のソフト・エラー対策として、(1)縦横パリティーを利用したキャッシュでのソフト・エラー対策、(2)連想メモリにおけるソフト・エラー対策、(3)ソフト・エラーとプロセスばらつきの対策などの研究を行い、それぞれCADによるデザインや詳細レベルシミュレーションによって、プロセッサの低消費電力化と高信頼化が両立する技術の確立に成功した。以上を総合して、次世代プロセッサにおける省電力化・高性能化の方法論を知見としてまとめあげることができた。