著者
矢崎 俊志 阿部 公輝
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.103, no.478, pp.253-258, 2003-11-21

円周率計算や暗号などの分野において,数千桁におよぶ多倍長乗算が必要になる場面がある.多倍長乗算を高速に行うためには,FFTを応用した乗算アルゴリズムが用いられる.本論文ではFFT乗算のハードウェア実装について述べる.まず,演算器の構成法に存在する選択肢のいくつかに関して,コストと性能をもとに検討する.さらに,ソフトウェア実装との性能比較を行い,ハードウェア実装の有用性を示す.0.18μmテクノロジを用いて,浮動小数点データ表現形式を16bitにした小型のFFT乗算器を2.8mm角のチップに実装した.2^<16>桁の計算が可能な64bitデータ表現FFT乗算器は,10mm角程度の現実的なチップサイズで実装可能であるが分かった.
著者
深瀬 政秋 尾山 武志 劉 哲
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.102, no.274, pp.7-12, 2002-08-16

乱数の応用は,ランダムな数値自身の評価と,何らかの手段で蓄積されたデータ群に対する無作為抽出の拠り所の2通りに大別される.本研究では,MIPSを参考にして高速ランダムサンプリング機能を備えたプロセッサを設計し,FPGAで試作する.一般的なプロセッサでは1回のランダムサンプリングに乱数の生成からロード命令まで複数命令を要するのに対して,本研究のランダムサンプリングプロセッサは乱数発生器とデータキャッシュの直結により,生成した乱数を直接オペランドとするロード命令を有する.ロード命令毎にランダムな試行を行うのでプログラムサイズが縮小し,従って計算時間が短縮される.このため,ヒット・ミスモンテカルロ法による円周率の導出にランダムサンプリングプロセッサを用いると,通常のプロセッサを用いる場合よりも処理効率が約3割向上する.ランダムサンプリングプロセッサは大量データの正確迅速な無作為抽出に効果的で,暗号システムへの応用が考えられる.FPGAに実装したランダムサンプリングプロセッサは40MHzクロックで実動作することを示す.
著者
大森 睦弘
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.100, no.238, pp.15-22, 2000-07-28

今までのゲーム機は本体のみでグラフィックス処理のほとんどすべてを行っていた。非常に安くて高速なネットワークが手に入ったならば、ゲーム機のみならず、家庭での映像の窓口となるTVなども含め、特にサーバに対するクライアントとしての端末機およびサーバが、今後どうあるべきかを真剣に考えなければならない時代に突入した。
著者
竹本 卓 竹中 康晴 皆川 勉 小泉 友弘 牛島 康之 柳田 直昭 小原 靖生 田中 幸一 藤田 康彦
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.104, no.366, pp.1-6, 2004-10-15

3.5Mpolygon/secの3DCGエンジン、15fps@QVGAのMPEG4 codecエンジン、最大2MpixelのJPEGエンジン、カメラI/F、SDカードI/F、LCD I/F、および20MbitのDRAMをIchipに集積した携帯機器向けメディアプロセッサT4Gの開発について述べる。3DCGエンジンは東芝のコンフィギュアラブルプロセッサMePを応用することにより実現されている。DRAMを内蔵したことにより、3Dエンジンとメモリ間のバンド幅は2Gbyte/secに達する。このチップでは、0.13um CMOS DRAM混載プロセスを使用し、20Mtransistorのロジックと20MbitのDRAMを集積した。3DCG処理時の最大消費電力は170mWである。
著者
和田 修 行川 敏正 宮野 信治 福田 良 芳賀 亮 沼田 健二
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.100, no.5, pp.1-6, 2000-04-13

ロジック混載DRAMマクロに適した不良セル救済効率の高いデータ線シフトリダンダンシ方式について報告する。データ線シフトリダンダンシ方式は、DRAM内部のグローバルデータ線と入出力バッファの接続をシフトすることにより, 欠陥ビット線を救済する方式でロジック混載DRAM等、高速動作が要求されるDRAMには適した方式である。本方式を採用した混載DRAMマクロは周波数200MHzで動作し、データ転送レート51.2Gbit/sを実現した。
著者
和田 和千 田所 嘉昭
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.101, no.281, pp.47-54, 2001-08-30

ソースフォロワにおける基盤効果による誤差を低減するための回路を提案している.構成が簡単であるなど有利な点が多いソースフォロワの特長を活かせるように, 従来のソースフォロワで一定電位に固定されていた端子を適切に制御することで特性を改善するという指針に基づいている.そして, 参照用のソースフォロワを設け, 誤差を検出する回路の出力で制御を行なう原理を提案している.また, 誤差検出と制御のための回路に望まれる特性を解析により導くとともに, 回路の簡単化のために所望の特性を近似して構成している.理想的なレベルシフト回路が必要とされる例として, 電圧-電流変換を線形化する回路技術に提案回路を適用し, シミュレーションにより歪みが小さくなることを確認している.
著者
永田 真 土方 克昌 永井 仁 森江 隆 岩田 穆
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.100, no.41, pp.13-18, 2000-05-04

CMOSに比べて33%以下の基板雑音振幅を実現するReduced Supply CMOSを提案する。この効果は、高速論理スイッチング動作のための電荷再分布を担う電荷溜と、その消費電荷を外部電源から充電する時定数を最適化することで得られる。提案回路および従来の論理回路構成の基板雑音発生量を比較するために、ゲイン校正した設計帯域2GHzのソースフォロワによりレベルシフトした基板電位をラッチコンパレータで読み出す手法を開発し、基板雑音を100ps, 100μV分解能で定量的に測定した。
著者
水野 弘之 松崎 望 長田 健一 新保 利信 大木 長斗司 石田 浩 石橋 孝一郎 久礼 得男
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路
巻号頁・発行日
vol.96, no.64, pp.21-28, 1996-05-23

電源電圧1Vで100MHz動作する16-KB(L2)2-KB(L1)4ウェイ・セット・アソシアティブキャッシュを0.25μm CMOSプロセスを用いて開発した. 低電圧で100MHz高速動作させるために, ビット線分離型メモリ階層方式を開発し,ーつのメモリセルアレイで周辺回路を共通化してキャッシュの階層化を実現した. この技術により実効レイテンシを38%短縮し, 消費電力を23%低減した. また, 多ビット化するアドレスのタグ比較の低電力化のためにドミノ型タグ比較器を開発し, タグアレイの実効的な消費電力を30%低減した.
著者
渡部 康弘 吉武 敏幸 駒崎 弘 荒木 久勝 森岡 清訓 姜 黎 劉 佩林 李 信行 中山 寛
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.102, no.82, pp.43-48, 2002-05-16
被引用文献数
1

MPEG-4エンコード・デコード同時動作を行う携帯機器向けの低消費電力MPEG-4 CODECコアを開発した。本CODECコアでは、追跡型動き検出アルゴリズム、パイプラインサイクル数最適化、クロック供給自律制御などの技術を用い、QCIF 15fps CODEC動作時9mW、CIF30fpsエンコード動作時38mWという低消費電力動作を実現している。また、MPEG-4で特徴的なエラーコンシールメント処理機能を実装し、ノイズのある通信路でのエラー耐性強化にも対応した。本CODECコアを使用することにより、携帯TV電話、デジタルカメラ、PDAなど様々な携帯機器で、動画像送受信システムを構築することが可能である。
著者
石田 等 川上 用一 高橋 宏典 関本 利一
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路
巻号頁・発行日
vol.97, no.481, pp.43-47, 1998-01-22

マクロストリップ線路は、無線通信機器の回路構成要素として広く用いられている。しかし、この線路は、周波数が高くなると、電磁波の伝搬速度が周波数に対し独立で無くなる。この現象は、マクロストリップ線路の分散特性として広く知られている。我々は、E-Oプローバを用いて、線路上を伝わる進行電磁波の位相定数と減衰定数を直接観測した。これらの測定定数から、実効比誘電率 (波長短縮率) および伝送損失が解析的に求められる事を示した。PTFEとBTレジンの波長短縮率の周波数依存性を求めた。
著者
土方 克昌 加島 洋二 永田 真 岩田 穆
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路
巻号頁・発行日
vol.97, no.230, pp.25-32, 1997-08-22
被引用文献数
4

現在主流となっているCMOS論理回路では、スイッチング時の過渡電流により大きな雑音が発生し、AD混載LSIでは基板を通してアナログ回路に漏れてアナログ回路の性能を落とす。このクロストーク雑音を低く抑えるため、定電流で動作する論理回路としてCurrent Steering Logic:CSL, Current Mode Logic:CMLの雑音源としての特性を検討した。0.6μmCMOS技術を用いた回路シミュレーションと試作した雑音評価チップによって、各種論理回路から発生する雑音量を比較検討した。CMOSと比較してCSL, CMLの雑音量は、回路シミュレーションではそれぞれ約1/2, 1/10に低減でき、実測結果では約1/3, 1/7に低減できることがわかった。
著者
渡邊 貴之 久保田 英正 荒木 健次 浅井 秀樹
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.103, no.648, pp.51-55, 2004-01-30
被引用文献数
1

本報告では,PWB(printed wiring board : プリント配線板)設計への応用を目的とした,フルウェーブEMI (electromagnetic interference : 電磁妨害)シミュレータBLESS(Board Layout Evaluation and Su eeestion System )について述べる.本シミュレータは並列分散型FDTD(Finite-Difference Time-Domain)法に基づき,PCクラスタ上で動作する.本稿では,まず, BLESSによる解析の妥当性をSパラメータの実測値との比較によって示す.そして,本シミュレータを用いた,市販デジタルスチルカメラ内の多層PWBの解析例を示す.what-if解析と組み合わせることにより,PWB設計の検証を行い,少ない試作回数での最適化を実現する.
著者
平藤 雅之
出版者
一般社団法人電子情報通信学会
雑誌
電子情報通信学会技術研究報告. ICD, 集積回路 (ISSN:09135685)
巻号頁・発行日
vol.107, no.163, pp.47-51, 2007-07-19

センサネットワークは,地球環境モニタリング,バイオエネルギー資源等の増産,食の安全・安心などに活用できる。しかし,センサノードを多数設置するためには大幅な低コスト化,ブロードバンドサービスあるいは速距離通信技術が必要である。将来,光合成速度,土壌水分分布,植物の生理状態などが計測できるようになるが,センサネットワークは高収益農業,環境ビジネス,温暖化対策等のキーテクノロジーになることが期待される。また,モニタリングだけではなく屋外の環境制御技術として,砂漠の緑化などにも活用できるだろう。