著者

松永 裕介

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術

巻号頁・発行日

vol.96, no.201, pp.1-8, 1996-07-26

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6月3日から7日にかけて米国ラスベガスにて開催されたDesign Automation Conference(DAC)について報告を行なう.

著者

末吉 敏則

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術

巻号頁・発行日

vol.96, no.425, pp.111-118, 1996-12-13

被引用文献数

37

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書換え可能なFPGA (Field Programmable Gate Array)の可変構造性を積極的に利用しハードウェアによって適応性を求める試みとして,リコンフィギャラブル・コンピューティング・システムと呼ばれる新しい計算機システムの研究・開発が行われ注目を集めている.本稿では,リコンフィギャラブル・コンピューティングを実現するFPGAの機能について説明すると共に,必要に応じて計算アルゴリズムやデータ処理機能をFPGA 内に実装するリコンフィギャラプル・コンピューティング・システムの現状と,それらが抱える課題について報告する.また,21世紀におけるLSI集積度向上にも無理なく対応できる将来のプロセッサアーキテクチャとして,データ駆動とコントロール駆動の側面を合わせもつ新しいコンピューティングパラダイムに基づくリコンフィギャラプル・プロセッサを提案する.

著者

矢崎 俊志 阿部 公輝

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.103, no.476, pp.253-258, 2003-11-21

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円周率計算や暗号などの分野において,数千桁におよぶ多倍長乗算が必要になる場面がある.多倍長乗算を高速に行うためには,FFTを応用した乗算アルゴリズムが用いられる.本論文ではFFT乗算のハードウェア実装について述べる.まず,演算器の構成法に存在する選択肢のいくつかに関して,コストと性能をもとに検討する.さらに,ソフトウェア実装との性能比較を行い,ハードウェア実装の有用性を示す.0.18μmテクノロジを用いて,浮動小数点データ表現形式を16bitにした小型のFFT乗算器を2.8mm角のチップに実装した.2^<16>桁の計算が可能な64bitデータ表現FFT乗算器は,10mm角程度の現実的なチップサイズで実装可能であるが分かった.

著者

小林 克希 高木 直史

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.106, no.549, pp.13-18, 2007-03-02

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GF(2^m)上の乗算及び逆元計算のための複合回路を提案する.提案回路は,これまでに提案されている複合回路と異なり,構成がGF(2^m)を定義する既約多項式に依存せず,また,入出力される多項式の係数の順序を反転する必要がない.提案回路において,逆元計算は拡張ユークリッド法に,乗算はMSB-firstアルゴリズムに基づいており,それぞれのアルゴリズムの類似性に着目して回路の大部分を共用できるように複合した.複合には乗算と逆元計算で剰余多項式の次数が同一である必要があるため,乗算の場合の剰余多項式を変形して次数を揃え,他の変数もその変形に合わせた.提案回路を論理合成して回路の規模を見積もったところ,面積はそれぞれの回路を別々に持つよりも4割程度小さかった.

著者

中島 祐介 池田 誠 浅田 邦博

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.100, no.293, pp.17-22, 2000-09-14

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近年の集積システムのサイズの増大化や、動作周波数の上昇に伴いこれまでのRC回路シミュレーションにおける誤差の増大が懸念されている。これに伴って、近年誘導性の要素であるインダクタンスを考慮するという研究が行われてきているが、インダクタンスは既に確立した計算手法が提案されている抵抗やキャパシタンスと異なり、抽出のための計算コストが膨大となる。本稿では、このインダクタンスの抽出に関して、効率的に計算する方法を提案し、それを用いて簡単な回路シミュレーションを行い、インダクタンスの影響を見積もっている。

著者

河本 章宏 佐藤 伸吾 大村 泰久

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.102, no.344, pp.13-18, 2002-09-23

参考文献数

4

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サブ100nmチャネル長領域においては、ソース・ドレインにおける横方向の不純物分布がデバイス特性に強く影響を与えると考えられる。本報告ではデバイスシミュレーションを用いてチャネル内最大電子速度(V_max)としきい値電圧(V_th)を導出して不純物の横方向分布がもたらす影響について検討した結果を述べる。横方向への不純物拡散は特にチャネル長20nm領域でデバイス特性に大きく影響を及ぼすことが示される。横拡散長の最適化を行った結果、デバイス縮小によって与えられる正味の性能向上が限定的であることが示される。また、high-k材料やSb,Inといった新しい不純物原子の導入が不可欠であることも述べる。

著者

堺 芳信 秋濃 俊郎

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.99, no.659, pp.69-76, 2000-03-03

被引用文献数

16

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通常の電源系である[V_<DD>, V_<SS>]の他に、新たな基盤電源系[V_<DD>'(>V_<DD>), V_<SS>'(<V_<SS>)]を追加し、電気的に分離した4種類の基板バイアスで4つの閾値電圧を持たせたCMOS回路で、[V_<DD>, V_<SS>]の根元でソース端子が接続する全てのプルアップ / プルダウン・トランジスタに高い閾値電圧を持たせて、それらの電流を制御する回路方式[1]を提案している。本稿では、この方式に基づくダイナミックなドミノCMOS回路で、0.35μmプロセスに合わせたBSIM3v3モデルを使ったT-SPICEによる回路シミュレーションを行い、その最適な回路設計を試みた。3入力NANDが4並列に構成される組み合わせ論理回路(駆動インバータ付き)で、スタティックCMOS回路の場合に比べ、遅延時間で67%に、面積で69%に減少した。

著者

大川 博史 西門 秀人 山内 寛紀 寺井 秀一

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.99, no.658, pp.47-54, 2000-03-02

被引用文献数

4

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アプリケーションプログラムをリアルタイム実行するマルチプロセッサLSIを自動生成する環境の研究を行なっているが、今回、そのスモールセットの開発を行った。ターゲットアプリケーションは、アッセンブラにて記述された128ポイント高速フーリエ変換プログラムであり、これを、遺伝的アルゴリズムを使って、メッセージパッシング型マルチプロセッサに最適スケジューリングした。また, その要素プロセッサ(PE)は、DLXアーキテクチャを改良した32ビットマイクロプロセッサであり、ハードウェア記述言語SFLにて記述されている。そして、上記スケジューリング結果から、対応するプロセッサ間結合と各プロセッサでの実行プログラムを同時生成した。また、上記プロセスにて自動生成したSFL記述のマルチプロセッサシステムを、Velilog-HDLに変換し、Verilog環境下にて論理合成、レイアウト設計を行なった。

著者

中嶋 将太 福井 正博

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.108, no.412, pp.129-134, 2009-01-22

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近年,LSIの微細化,高性能化に伴い,設計時間の短期化や高性能を維持したままでの低消費電力化といったことが求められるようになった.これらの要求をかなえるために,デザインプロセスにおいて,高いレベルですばやく電力や遅延時間を見積もるということが非常に重要である.本稿ではRTLにおける遅延マクロモデルの提案を行っている.このモデルはV_<dd>,V_tのばらつきに対してトランジスタレベル並みの精度を目標としている.モデル化の手法,及び寄生容量の考慮などに関する検討内容と実験結果について示す.

著者

國武 勇次 佐藤 寿倫 山口 誠一朗 安浦 寛人

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.108, no.298, pp.85-89, 2008-11-10

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半導体製造技術の進展に伴い,プロセスばらつき,電源電圧のゆらぎや温度変化などが回路遅延に与える影響が増加している.我々はこれらの回路遅延の変化により発生するタイミングエラーを予報する機構としてカナリアFFを提案している.カナリアFFは通常のFFを二重化する構造をもつため,適用するにあたって面積の増加が問題となる.本論文では,面積増加を抑制するためにカナリアFFの挿入位置の限定方法を提案しその評価を行う.

著者

門地 忠夫 田湯 智 金子 峰雄

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術

巻号頁・発行日

vol.98, no.624, pp.27-34, 1999-03-03

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デジタル集積回路の動作速度はFFからFFまでの最大信号伝播遅延にてきまる。遅延制御を行なうことでより動作速度を速めることが可能である。本稿では、エルモア遅延モデルを用い、与えられた回路入力によりシンクの最大値延最小化を目指す配線アルゴリズムを提案する。本手法はまず配線の初期界をもとめるために各シンクからソースに対して遠回りせず、かつ総配線長が最小になる配線を生成し、ついでエルモア遅延モデルによる3点問題、4点問題の考察に基づいた配線の生成をおこなう。実験結果はいくつかの入力に対して、実際に得られた遅延の下界に対する割合を示した。

著者

谷口 謙二郎 梶原 誠司 イリス ポメランツ スカーダ レディ

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.101, no.467, pp.49-53, 2001-11-22

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本論文では統計的符号化を使って得られたテスト集合に対するテストデータ圧縮手法について述べる.本手法はまず, テストベクトルを構成する入力値のうち不定値に変えても故障検出率が下がらないものを判定する.次に, 見つかった不定値に, 統計的符号化の効果を最大にするように, 適切な論理値を再び割り当てる.ISCAS-89ベンチマーク回路に対する実験では, 本手法がテストデータ量を元のテストデータの40%以下にまで減らすことを示す.

著者

坂本 憲司 村松 正吾 貴家 仁志 山田 昭彦

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.99, no.108, pp.9-14, 1999-06-11

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新たな動画像符号化規格であるMPEG4では,従来のMPEG1,2のマクロブロック(16×16画素)単位の動き補償(MC)に加えて8×8画素単位の動き補償モード,8×8ブロックモードが用意されている.そこで,本報告では,従来型のPEの内部構成を改良することにより,この8×8ブロックモードを含む動き検出器(ME)の新たな線形アレー構成を提案する。本提案は処理要素(PE)と比較器のみを改良し,入力は従来型と全く同じである.PEの内部構成に従来型の構成にマルチプレクサ,アキュムレータを加えることにより,MPEG4で必要とされる8×8ブロックモードでの差分絶対値和(SAD)の選択,アキュムレートを可能にしている.また,8×8ブロックモードのSAD出力タイミングは,16×16ブロックモードと異なるため,8×8ブロックモードのための2種類の比較器を提案する。さらに,提案するPEのVHDLモデルの論理合成結果より,VLSI実現への性能の見積もりを行う.

著者

田中 真 内田 純平 宮岡 祐一郎 戸川 望 柳澤 政生 大附 辰夫

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.104, no.478, pp.127-132, 2004-11-25

被引用文献数

4

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レジスタ分散型アーキテクチャを用いると,レジスタ間データ転送を利用することによって配線遅延が回路の性能に与える影響を削減することが可能であるが,高位合成のスケジューリングの段階からフロアプラン情報を考慮する必要がある.本稿では,レジスタ分散型をターゲットアーキテクチャとし,(1)スケジューリング,(2)レジスタバインディング,(3)モジュール配置,の工程を繰り返し,(3)から得られたフロアプラン情報を(1),(3)の工程にフィードバックすることによって,解(合成結果)を収束させる高位合成手法を提案する.提案手法により,フロアプランを考慮したレジスタ間データ転送を用いた回路を解として得ることが可能となる.また,計算機実験によって,提案手法の有効性を示す.

著者

堀 武宏 中村 次男 冬爪 成人 笠原 宏 田中 照夫

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.108, no.412, pp.171-176, 2009-01-22

被引用文献数

2

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非同期式回路では同期式回路で発生する消費電力・速度・ノイズ・クロックスキューなどの問題を解決することができるが、その性質上、一対一の場合のみ、かつ一方向にしかデータを転送できない。そこで、同期式回路における双方向の同時通報機能を模した、非同期式回路におけるバス方式を提案する。また、同期式・非同期式の回路が混在するGALSのネットワークにも対応できるように設計した。これにより、既存の設計資産も利用可能で、省電力・高速・低ノイズで安定したチップ内ネットワーク(NoC)を実現することができる。

著者

秋濃 俊郎

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.99, no.108, pp.29-35, 1999-06-11

被引用文献数

6

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0.18μmバルクCMOSによるシステムLSIの前倒し量産が始まったこの時期、低消費電力で且つ高速の標準セル・ライブラリの需要が一段と高まっている。我々は、従来の電源である[V_<DD>, V_<SS>]に加えて、基板バイアス電源として[V_<DD'>(>V_<DD>), V_<SS'>(<V_<SS>)]を加えた2電源系統ダイナミックCMOSセルのライブラリ開発を提唱する。この第I報では、ドミノCMOS回路方式に注目し、低閾値電圧のNMOS論理回路セル部分と、絶対値が高い閾値電圧でクロック付プルアップ/プルダウンや出力伝播インバータの駆動回路セル部分に分離し、各々の基板が電気的に分離した「別の列」にセルを配置する「準スタンダード・セル」のレイアウト方式を提案する。

著者

金子 峰雄

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.105, no.442, pp.19-24, 2005-11-24

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多くの高位合成システムでは, 演算スケジュールの終了後に資源割り当てを行うため, 資源割り当て時に生存期間が全て確定しており, 衝突のない資源共有が容易に行われる.これに対して, 資源割り当てをスケジュールに先行させる, あるいは資源割り当てとスケジュールを同時進行的に最適化する合成手法においては, 資源割り当て時にデータや演算の生存期間が確定しておらず, 不用意な資源共有はスケジュール不能な解を生成してしまう.この論文では, スケジュール解の存在を保証する資源割り当てについて考察を行っている.ここではessential lifetime overlap (ELO)と呼ばれる不可避なlifetime overlapを定義・導入し, それらの極小集合であるMinELOが単一プロセッサスケジュール解から抽出できるとを明らかにした.実際の資源割り当てにあたっては, このMinELOだけに注意して資源共有を行うことで, スケジュール可能性を保証できる.

著者

高橋 俊彦

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術

巻号頁・発行日

vol.96, no.201, pp.31-35, 1996-07-26

被引用文献数

16

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H. Murata, K. Fujiyoshi, S. Nakatake, and Y. Kajitaniにより,矩形パッキング問題における画期的な許容解の表現力法が提案された.この表現方法はSEQ-PAIRと呼ばれ,効率のよい解の探索を可能にし,アルゴリズムの計算時間を飛躍的に向上させた.本報告では重みつきの順列における最大重み減少列を求める問題に対し,効率的アルゴリズムを提案すると同時に,このアルゴリズムをSEQ-PAIRを用いたパッキングアルゴリズムに採用することで,さらに計算時間を減らすことができることを示した.アルゴリズムの計算量はO(nω)であるが,データ構造を工夫することでO(n log n)となる(ただし,ωは最大重み減少列の長さ).