著者

朱 強 松永 裕介 木村 晋二 渡邉 勝正

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術

巻号頁・発行日

vol.99, no.317, pp.31-37, 1999-09-21

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組合せ回路の実現では多段論理回路の簡単化技術が非常に重要である。多段論理回路の簡単化ではネットワークの接続関係によるドントケアを抽出し、二段最小化アルゴリズムを用いて簡単化を行う。しかし、多くの場合にドントケアのサイズが大きくなり、膨大な計算コストがかかる。本研究では回路を簡単化するための新しいローカルドントケアの抽出法を提案し、それをISCAS89ベンチマーク回路に適用した。実験により、SISのsimplifyコマンドより優れた結果を確認した。

著者

片桐 徹 天野 英晴

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.113, no.416, pp.119-124, 2014-01-21

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動的再構成プロセッサ(DRPA:Dynamically Reconfigurable Processor Array)は,そのエネルギー効率の高さにより組み込みデバイスのアクセラレータとして優れているが,最近の組み込みデバイスは高い性能を必要とするため,必ずしもこれに対応できていない.そこで,本報告では,まずDRPAのPEアレイの接続方式の変更,PE(Processing Element)のパイプライン化による動作周波数の向上を行った.次に,複数のPE間にまたがるデータハザードを原因とするストールに対処するため,Tiny Vector命令を提案した.この二つの改善手法により,ベースアーキテクチャと比較して約4倍の性能を実現することができた.

著者

金田 悠作 吉澤 真吾 湊 真一 有村 博紀 宮永 喜一

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.109, no.393, pp.131-136, 2010-01-19

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本稿では,重要なデータストリーム処理問題の一つである正規表現パターン照合に対して,ビット並列型パターン照合手法に基づいた高速なハードウェア指向アルゴリズムを提案する.並列ビット分配と呼ぶ新しいビット並列手法を用いて,文字と,連接,和,Kleeneプラスから構成させる非消去的正規表現のクラスに対して,O(mdlogb+m|Σ|)前処理時間とO(mdlogb/w+m|Σ|/w)領域を用いて,O(mdlogb/w)領域の高速なアルゴリズムを与える.ここで,nは入力長を表わし,mとd,bは,それぞれ,パターンの長さと,深さ,最大戻り幅を,wは計算機のワード長,|Σ|はアルファベットの要素数を表わす.さらに,このアルゴリズムを用いて,回路の再構成を伴わずにパターンの変更を可能なハードウェア実装のアーキテクチャをしめす.

著者

山口 聖二 伊地知 孝仁 谷本 匡亮 中田 明夫 東野 輝夫

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.104, no.477, pp.1-6, 2004-11-24

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本稿では,主に車内通信などに利用されているシリアルバスプロトコルであるCAN(Control Area Network)プロトコルについて,実時間制約検証を効率よく行うことができるよう仕様を抽象化したモデルを提案する.提案モデルでは,メッセージ送信時のバス使用権の取得や通信におけるエラー発生時の処理,クロックサイクル消費の扱いなどの点で抽象化を行う.その結果,実際のシステムでバス上を流れる波形を考慮する必要がなくなるため,検証の高速化を実現できる.`また,静的解析と異なり,具体的なバス通信動作および通信エラー処理をシミュレート可能である.提案する抽象化モデルに基づいて,ユニット毎の動作記述,バスクロック単位での動作確認が可能なシミュレータを試作する.試作したシミュレータを文献[5]の例題に適用し,シミュレーション結果を比較することにより-,提案モデルの有効性を示す.

著者

石川 悠司 Kang SeongWoon 李 蓮福 PARK GiLark 渡邊 翔太 瀬戸 謙修 小松 聡 浜村 博史 藤田 昌宏

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.106, no.547, pp.43-48, 2007-02-28

被引用文献数

3

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電子機器設計の分野では、新製品を市場に早く投入するため設計期間の短縮が強く求められる。この要求に対して、既存の設計を再利用する設計手法は極めて有効である。設計再利用の中で既存設計データベースの果たす役割は大きく、既存設計の仕様を表現する方式は非常に重要である。本研究で提案する仕様表現手法は、XMLベースの表による情報の列挙とUMLベースの直感的な図示を組み合わせることで、設計者が回路ブロックの仕様を理解するのを助ける。さらに、ルールベースの検証手法を導入することで、仕様記述に誤りが入り込む可能性を減らす。また、ケーススタディとして、ロボットの制御回路から取り出した回路ブロックに対して仕様記述を作成した。

著者

西川 尚紀 岩井 啓輔 黒川 恭一

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.109, no.393, pp.107-112, 2010-01-19

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並列計算プラットフォームとしてGPGPUが注目されてり,CUDAがその開発環境として大きなシェアを占めるに至っている.CUDAではスレッド数やスレッドブロック数等のパラメータ決定はプログラマに責任があり,反復実験により最適値を求めているのが現状である.このため,我々は暗号処理のCUDA実装に対してスレッド数等を自動で最適化するモデルの構築を試みている.本稿では,その第一段階として,AESのCUDA実装に対し平文のデータ型,メモリ配置方法,計算粒度を変化させ,これらの条件がパフォーマンスに与える影響について分析を行った結果を示す.その結果,条件の違いにより最大6.6倍の性能差が生じ,(1)上限に近いスレッド数の確保よりもメモリアクセスの最適化を優先する実装が有効(2)16Byte/Threadの計算粒度は4Byte/Thread, 1Byte/Threadに対しGPUのパフォーマンスを引き出しやすい傾向にある,(3)平文のデータ型の違い,平文のメモリ配置方法,計算粒度がパフォーマンスに影響を与える,という知見が得られた.また,unsigned character及びarray of structureとして共有メモリに格納された平文に対して4Byte/Threadの計算粒度でのAES暗号化を行った場合にCPUの最大性能を引き出し,このときCore i7-920 2.66GHz CPU上での通常実装に対して約47倍の高速化が確認された.

著者

伊藤 康一 森田 歩 青木 孝文 樋口 龍雄 中島 寛 小林 孝次

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.105, no.147, pp.61-66, 2005-06-20

参考文献数

8

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一般的な指紋照合手法は, 指紋画像から特徴点を抽出し, 画像間で一致する特徴点ペアの数に基づいて指紋照合を行う手法である.指紋照合において最も困難な問題の1つとして, 環境や個人的な要因によって指先の状態が変化し, それに伴って照合精度が大きく影響を受ける問題がある.この問題を解決するために, 本稿では, 位相限定相関法(Phase-Only Correlation: POC)を使った指紋照合アルゴリズムを提案する.POCは, 2次元離散フーリエ変換した画像より得られる位相成分を使って画像間の類似度を調べる照合法であり, 状態の悪い指紋画像に対してロバストに照合することができる.本稿では, 乾燥肌や肌荒れ, アレルギーなどが原因で指先の状態が悪い人から採取した指紋画像を使い, 特徴点を使った照合アルゴリズムと比較して提案するアルゴリズムが高性能であることを示す.

著者

清水 友樹 バール ラジェンダール 坂田 雅雄 浦 環 柳澤 政生

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.104, no.590, pp.19-24, 2005-01-19

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海中の生態環境は謎に包まれている部分が多く, 昨今工学的視点からその生態を探ろうという試みが多くなされている.現在我々はその手法の一つである, 自律型海中ロボットによる海中生物の調査を行っている.ターゲットとしている生物は, 捕食のために2000mもの深海に潜るとされ, 生態が明らかでないマッコウクジラである.本稿では, マッコウクジラの発する音声を解析するシステムをFPGAにより実装し, 個体識別と方位角, 俯角等の位置情報を推定する手法を提案する.

著者

高橋 博宜 堺 芳信 秋濃 俊郎

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.100, no.645, pp.15-20, 2001-03-01

被引用文献数

10

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ソース端子が電圧源及び接地と接続する全てのプルアップ/プルダウン・トランジスタに静的な基板バイアスを印加したSSDCMOS (Statically Substrate-biased Domino CMOS)回路方式を提案した。この方式に基づき、配線RC負荷に応じて駆動インバータや他のトランジスタ寸法を決めるスーパーセルのレイアウト・アーキテクチャを提案している。本論文では、0.35μmプロセスの実測値に合わせたBSIM3v3モデル・パラメータを使った回路シミュレーションにより、高速化と低消費電力のバランスを意図して設計したAO124回路で、同等なスタティックCMOS回路に対して、面積と遅延時間及び消費電力を比較評価した。ソース端子で取り囲まれた長方形のトランジスタ幅がW=66λ(λ=0.175μm)の時、面積で57%、遅延時間で94%、消費電力で79%に削減した。

著者

森岡 澄夫 柴田 直樹 東野 輝夫 谷口 健一

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術

巻号頁・発行日

vol.96, no.299, pp.49-56, 1996-10-18

被引用文献数

5

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加算器, 乗算器, ALUなど, 算術演算を行う組み合わせ論理回路が, そのワードレベル仕様F (整数上の論理式として書かれた入出力関係の記述) を正しく実現している事を, プレスブルガー文真偽判定手続きを用いて自動証明する方法と, 証明例について述べる. 証明は, いわゆるビットレベル検証 (各回路モジュールM_jごと, そのワードレベル仕様F_jがゲートレベルで正しく実現されていることの証明) とワードレベル検証 (各M_jの接続関係および各ワードレベル仕様F_jのもとで, Fが満たされることの証明) に分けて行う. 乗算など, プレスブルガー算術で直接扱えない演算を行う回路についても, その演算に関して数学的に成り立つ性質等を仮定することにより, 証明できる場合がある. 本手法の特徴は, 幾つかの工夫を行ったプレスブルガー真偽判定ルーチンを用いることにより, 各モジュールの演算ビット長 n が増えても, 回路中のモジュールの数や組合せ方が同じで, かつ仕様記述のサイズが n 依存していなければ, ワードレベル検証にかかる時間がほとんど増加しないことである. 例えば n ビット乗算器から 2n ビット乗算器を構成した場合のワードレベル検証を, 2分程度のCPU時間で行えた. ビットレベル検証についても, 演算ビット長が4ビット程度であれば, 例えば加減算・論理演算を行うALU (74382) について6分程度のCPU時間で行えた.

著者

涌井 達彦 戸川 望 柳澤 政生 大附 辰夫

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.100, no.473, pp.89-94, 2000-11-23

被引用文献数

13

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本稿では, CAM(一致検索機能を有する機能メモリ)を使用したプロセッサを対象とするハードウェア/ソフトウェア協調合成システムを提案する.本システムではC言語で記述されたCAM機能を使用したアプリケーションプログラムおよび面積/時間制約を入力とし, 制約を満足するCAMとマイクロプロセッサユニットで構成されるCAMプロセッサの論理合成可能なハードウェア記述およびCAMプロセッサ上で動作するバイナリコードを出力する.本システムCAMの並列処理を担う各機能モジュールをハードウェアで実現するか, ソフトウェアで代替するかを分枝限定法により決定する.計算機上に実装した本システムにアプリケーションプログラムおよび時間制約を入力した結果, 制約を満足するCAMプロセッサのハードウェア記述およびバイナリコードが得られた.

著者

井上 一紀 高橋 渡 高橋 篤司 梶谷 洋司

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術

巻号頁・発行日

vol.97, no.577, pp.79-86, 1998-03-06

被引用文献数

8

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各レジスタのクロック到達時刻を適切に決定することができれば, クロック周期をレジスタ間の最大遅延時間よりも小さくすることが可能である.本稿では, Elmore遅延モデルを用い, 与えられたクロックスケジュールを実現するクロック木配線アルゴリズムを提案する.本手法は, deferred-merge-embedding(DME)法を採用しており, クロック木のトポロジーの生成と, 中間バッファの挿入及びサイジングを同時に行う.本手法により, ランダムに生成されたクロックスケジュールに対しては, ゼロスキュー配線よりもやや大きな配線長で, なだらかに生成されたクロックスケジュールに対しては, ゼロスキュー配線とほぼ同等の配線長でクロック配線を実現できることを実験により示す.

著者

平野 圭一 島谷 民夫 小野 泰三 河田 哲郎 黒石 範彦 山田 想 宮川 宣明 深瀬 政秋 相原 玲二 栗野 浩之 小柳 光正

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術

巻号頁・発行日

vol.97, no.577, pp.47-54, 1998-03-06

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モンテカルロ法による半導体素子シミュレーションは、ゲート長0.1μm以下の極微細半導体素子におけるホットキャリア効果などの物理現象の解析に非常に有用である。しかしながら、モンテカルロ法による半導体素子シミュレーションは、その精度を向上させるために、非常に多くの電子や正孔を追跡する必要があり、計算時間が膨大になるという欠点を持っている。そこで、この計算時間を大幅に減少するため、我々はモンテカルロ法による半導体素子シミュレーション専用のマイクロプロセッサを設計・試作し、これを用いた専用並列計算機を開発した。この専用並列計算機を用いて実際に極微細半導体素子のシミュレーションを行い、正常な結果が得られることを確認した。

著者

本間 雅行 田村 亮 戸川 望 柳澤 政生 大附 辰夫 佐藤 真琴

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.108, no.224, pp.7-12, 2008-09-22

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近年のディジタル機器においては,多種多様で,膨大なデータを短時間で処理することが要求されている.このような要求に応える新たなアーキテクチャとして,多数の演算器を並列に動作させることができる再構成型プロセッサがある.ここでは,ディジタルメディア処理向け動的再構成プロセッサFE-GA(Flexible Engine/Generic ALU array)に注目する.現在,FE-GAの開発ツールに関してはまだ確立されていない.そこで本稿では,FE-GAへの設計を容易にし,開発コストを軽減するFE-GAマッピングアルゴリズムを提案する.このアルゴリズムは特定のデータフローグラフ(DFG)を入力とすることで,FE-GAへのマッピング結果を生成,変換し,FE-GA専用のアセンブリ言語を自動生成するものである.この自動生成したアセンブリ言語をFEEditorと呼ばれる専用ツールに読み込ませることでマッピング自動化を実現する.提案手法では,DFGの入力側から出力側に向かってレベル順にノードを一つ一つFE-GAの演算セルアレイに配置配線していく.最初にマッピングするノードを優先的に左上にマッピングすることとし,それ以降のノードは,マッピングしたいノードの入力データを出力するノードの位置により,その位置を決定する.この過程を繰り返すことでマッピングを実現する.8つのDFGに対し提案手法を適用しサイクル数および実行時間を算出した.すべてのDFGでマッピングを実現することができた.

著者

森江 隆 岩田 穆

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.102, no.165, pp.67-78, 2002-06-21

被引用文献数

4

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脳の初期視覚系での特徴抽出モデルとして知られるガボールウェーブレット変換を画素並列動作で実現するLSIを核とする自然画像認識システム構築の試みについて述べる。まず,自然画像の特定領域を注視する処理として抵抗ヒューズを用いた大局的領域分割を行う。分割された各領域を個別に抽出し,ガボールウェーブレット変換を行う。得られたガボール特徴量を用いて,ダイナミックリンクアーキテクチャに基づく柔軟なマッチングにより認識を行う。特徴抽出までの処理をハードウェアで実行するために,画素並列で動作するLSIをパルス変調信号を用いたアナログ・デジタル(AD)融合回路アーキテクチャに基づいて設計した。本稿では特に,(1)パルス変調方式ピクセル回路を用いた大局的領域分割用抵抗ヒューズネットワークおよび抵抗ネットワーク型ガボールフィルタ回路とそのLSI設計例,(2)セルオートマトン型画像領域抽出アルゴリズムとそのFPGAへの実装例,(3)システム化の基盤となるLSI制御用FPGA搭載PCIボードの仕様について詳述する。

著者

武田 清大 金 均東 中村 宏 宇佐美 公良

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.110, no.316, pp.93-98, 2010-11-22

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パワーゲーティング回路向けのゲート遅延解析法を提案する.提案手法では動的タイミング解析に基づく論理ゲートのスイチンッグ情報の取得,および仮想グランド線電位解析の高精度化によって従来手法と比較して悲観性を大きく削減した遅延解析ができる.評価の結果,スリープトランジスタの面積率が27%の3bit Ripple Carry Adderにおいて,従来手法と比較して57パーセンテージポイントの誤差の改善を達成した.

著者

粟島 亨 戸井 崇雄 中村 典嗣 紙 弘和 加藤 吉之介 若林 一敏 宮澤 義幸 李 京

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.103, no.578, pp.23-28, 2004-01-15

被引用文献数

22

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動的再構成可能プロセッサDRP(Dynamically Reconfigurable Processor)のCコンパイル環境について報告する.C言語ベースの動作合成エンジンをフロントエンドとすることでDRPに対するソフトウエアライクな開発環境を実現した.C言語の動作記述から自動スケジューラにより制御回路(FSM)とデータパス回路が合成される.制御回路はDRPの状態遷移コントローラー(STC)にマッピングされ,データパス回路は複数のコンテキストに分割された上でPEアレイにマッピングされる.フロントエンド合成とバックエンド合成は統合開発環境により密に統合され,直観的なGUIが提供される.実チップ上のシンボリックデバッグが可能なオンチップ・デバッガも備えた.

著者

神原 弘之 安浦 寛人

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術

巻号頁・発行日

vol.95, no.171, pp.45-52, 1995-07-21

参考文献数

11

被引用文献数

2

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KUE-CHIP2(Kyoto University Education-CHIP2)は,LSI設計教育と計算機ハードウェア教育のために開発した8ビットマイクロプロセッサである。本稿では,KUE-CHIP2の仕様とその教育への応用について報告する。計算機ハードウェアの入門教育用に開発したKUE-CHIP2を搭載したワンボードコンピュータは,40以上の大学あるいは高専で約260台が使用されている.LSI設計教育の設計対象として,KUE-CHIP2互換のマイクロプロセッサが,UDL/I処理系を用いて,九州大学の学生により設計された.実現された互換チップの動作テストはワンボードコンピュータに実装されて行われたKUE-CHIP2については,アーキテクチャからレイアウトレベルまで,すべての設計データが公開されている.UDL/I,SFL,VHDLなどの各種ハードウェア記述言語による動作仕様も作成されている.

著者

大山 将城 名野 響 近藤 信行 清水 尚彦 星野 民夫

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.104, no.477, pp.49-53, 2004-11-24

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昨今のSoC開発においてハードウェア,ソフトウェアの協調エミュレーションは盛んに行われている.しかし,エミュレーション環境はベンダツールへの依存度が高いケースが多く標準的といえるものはまだ無い.したがって,構築したエミュレーショシ環境が使用しているベンダツールに縛られているのが現状である.これに対しaccellera[1]は2003年に標準協調エミュレーションモデリングインターフェースSCE-MIを策定した.SCE-MIは披試験デバイス(以下DUT)に対するテストベンチの設計/使用を容易にすることを目的にハードウェア/ソフトウェア間のインターフェース(以下IF)仕様を定義するものである.IFのソフトウェア側はC++のAPIとして,ハードウェア側はTransactorと呼ばれるモジュールとして定義される,ただし,これらの実装仕様については定められておらず実装者に任されている.そこで標準的エミュレーション環境の実装試行として,SCE-MI仕様にのっとったIF開発とFPGAボードへの実装を行った.

著者

中島 真央 渡邊 実

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. VLD, VLSI設計技術 (ISSN:09135685)

巻号頁・発行日

vol.107, no.415, pp.49-52, 2008-01-10

被引用文献数

13

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近年,高速な再構成と大容量のコンテキストの実現を目指して,ホロゲラムメモリを使用した光再構成型ゲートアレイが開発されている.その中で,我々は光再構成型ゲートアレイのVLSI内部から回路情報を保持するための静的メモリを除き,代わりにコンテキスト情報を読み取るフォトダイオードをメモリとしても使用するダイナミック光再構成型ゲートアレイの開発を行っている.本稿では,このダイナミック光再構成型ゲートアレイの高速再構成の性能評価を行った試験結果について報告する.