著者

Hasitha Muthumala WAIDYASOORIYA Daisuke OKUMURA Masanori HARIYAMA Michitaka KAMEYAMA

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

IEICE TRANSACTIONS on Fundamentals of Electronics, Communications and Computer Sciences (ISSN:09168508)

巻号頁・発行日

vol.E93-A, no.12, pp.2570-2580, 2010-12-01

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Heterogeneous multi-core processors are attracted by the media processing applications due to their capability of drawing strengths of different cores to improve the overall performance. However, the data transfer bottlenecks and limitations in the task allocation due to the accelerator-incompatible operations prevents us from gaining full potential of the heterogeneous multi-core processors. This paper presents a task allocation method based on algorithm transformation to increase the freedom of task allocation. We use approximation methods such as CORDIC algorithms to map the accelerator-incompatible operations to accelerator cores. According to the experimental results using HOG descriptor computation, the proposed task allocation method reduces the data transfer time by more than 82% and the total processing time by more than 79% compared to the conventional task allocation method.

著者

Shinyu NINOMIYA Masanori HASHIMOTO

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

IEICE TRANSACTIONS on Fundamentals of Electronics, Communications and Computer Sciences (ISSN:09168508)

巻号頁・発行日

vol.E93-A, no.12, pp.2441-2446, 2010-12-01

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Statistical timing analysis for manufacturing variability requires modeling of spatially-correlated variation. Common grid-based modeling for spatially-correlated variability involves a trade-off between accuracy and computational cost, especially for PCA (principal component analysis). This paper proposes to spatially interpolate variation coefficients for improving accuracy instead of fining spatial grids. Experimental results show that the spatial interpolation realizes a continuous expression of spatial correlation, and reduces the maximum error of timing estimates that originates from sparse spatial grids For attaining the same accuracy, the proposed interpolation reduced CPU time for PCA by 97.7% in a test case.

著者

Kentaro ISHIZU Homare MURAKAMI Stanislav FILIN Hiroshi HARADA

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

IEICE TRANSACTIONS on Communications (ISSN:09168516)

巻号頁・発行日

vol.E93-B, no.12, pp.3311-3322, 2010-12-01

被引用文献数

4

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Selections of radio access networks by terminals are currently not coordinated and utilizations of the radio resources are not balanced. As a result, radio resources on some radio systems are occupied even though others can afford. In this paper, in order to provide a framework to resolve this issue, Cognitive Wireless Router (CWR) system is proposed for distributed management and independent reconfiguration of heterogeneous wireless networks. The proposed system selects appropriate operational frequency bands and radio systems to connect to the Internet in corporation between the CWRs and a server and therefore can provide optimized wireless Internet access easily even in environments without wired networks. The developed prototype system reconfigures the radio devices to connect to the Internet in 27 seconds at most. It is revealed that this reconfiguration time can be shortened to less than 100 ms by elaborating its procedure. It is also clarified that network data speed required at the server to deal with 10,000 CWRs is only 4.1 Mbps.

著者

Yi TANG Junchen JIANG Xiaofei WANG Chengchen HU Bin LIU Zhijia CHEN

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

IEICE TRANSACTIONS on Information and Systems (ISSN:09168532)

巻号頁・発行日

vol.E93-D, no.12, pp.3232-3242, 2010-12-01

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Multi-pattern matching is a key technique for implementing network security applications such as Network Intrusion Detection/Protection Systems (NIDS/NIPSes) where every packet is inspected against tens of thousands of predefined attack signatures written in regular expressions (regexes). To this end, Deterministic Finite Automaton (DFA) is widely used for multi-regex matching, but existing DFA-based researches have claimed high throughput at an expense of extremely high memory cost, so fail to be employed in devices such as high-speed routers and embedded systems where the available memory is quite limited. In this paper, we propose a parallel architecture of DFA called Parallel DFA (PDFA) taking advantage of the large amount of concurrent flows to increase the throughput with nearly no extra memory cost. The basic idea is to selectively store the underlying DFA in memory modules that can be accessed in parallel. To explore its potential parallelism we intensively study DFA-split schemes from both state and transition points in this paper. The performance of our approach in both the average cases and the worst cases is analyzed, optimized and evaluated by numerical results. The evaluation shows that we obtain an average speedup of 100 times compared with traditional DFA-based matching approach.

著者

Tongsheng GENG Leibo LIU Shouyi YIN Min ZHU Shaojun WEI

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

IEICE TRANSACTIONS on Information and Systems (ISSN:09168532)

巻号頁・発行日

vol.E93-D, no.12, pp.3223-3231, 2010-12-01

被引用文献数

6

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This paper proposes approaches to perform HW/SW (Hardware/Software) partition and parallelization of computing-intensive tasks of the H.264 HiP (High Profile) decoding algorithm on an embedded coarse-grained reconfigurable multimedia system, called REMUS (REconfigurable MUltimedia System). Several techniques, such as MB (Macro-Block) based parallelization, unfixed sub-block operation etc., are utilized to speed up the decoding process, satisfying the requirements of real-time and high quality H.264 applications. Tests show that the execution performance of MC (Motion Compensation), deblocking, and IDCT-IQ (Inverse Discrete Cosine Transform-Inverse Quantization) on REMUS is improved by 60%, 73%, 88.5% in the typical case and 60%, 69%, 88.5% in the worst case, respectively compared with that on XPP PACT (a commercial reconfigurable processor). Compared with ASIC solutions, the performance of MC is improved by 70%, 74% in the typical and in the worst case, respectively, while those of Deblocking remain the same. As for IDCT_IQ, the performance is improved by 17% no matter in the typical or worst case. Relying on the proposed techniques, 1080p@30 fps of H.264 HiP@ Level 4 decoding could be achieved on REMUS when utilizing a 200 MHz working frequency.

著者

Yoshiki YUNBE Masayuki MIYAMA Yoshio MATSUDA

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

IEICE TRANSACTIONS on Information and Systems (ISSN:09168532)

巻号頁・発行日

vol.E93-D, no.12, pp.3284-3293, 2010-12-01

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This paper describes an affine motion estimation processor for real-time video segmentation. The processor estimates the dominant motion of a target region with affine parameters. The processor is based on the Pseudo-M-estimator algorithm. Introduction of an image division method and a binary weight method to the original algorithm reduces data traffic and hardware costs. A pixel sampling method is proposed that reduces the clock frequency by 50%. The pixel pipeline architecture and a frame overlap method double throughput. The processor was prototyped on an FPGA; its function and performance were subsequently verified. It was also implemented as an ASIC. The core size is 5.05.0 mm2 in 0.18 µm process, standard cell technology. The ASIC can accommodate a VGA 30 fps video with 120 MHz clock frequency.

著者

Xiaomin JIA Pingjing LU Caixia SUN Minxuan ZHANG

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

IEICE TRANSACTIONS on Information and Systems (ISSN:09168532)

巻号頁・発行日

vol.E93-D, no.12, pp.3211-3222, 2010-12-01

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Chip Multi-Processors (CMPs) emerge as a mainstream architectural design alternative for high performance parallel and distributed computing. Last Level Cache (LLC) management is critical to CMPs because off-chip accesses often require a long latency. Due to its short access latency, well performance isolation and easy scalability, private cache is an attractive design alternative for LLC of CMPs. This paper proposes program Behavior Identification-based Cache Sharing (BICS) for LLC management. BICS is based on a private cache organization for the shorter access latency. Meanwhile, BICS tries to simulate a shared cache organization by allowing evicted blocks of one private LLC to be saved at peer LLCs. This technique is called spilling. BICS identifies cache behavior types of applications at runtime. When a cache block is evicted from a private LLC, cache behavior characteristics of the local application are evaluated so as to determine whether the block is to be spilled. Spilled blocks are allowed to replace some valid blocks of the peer LLCs as long as the interference is within a reasonable level. Experimental results using a full system CMP simulator show that BICS improves the overall throughput by as much as 14.5%, 12.6%, 11.0% and 11.7% (on average 8.8%, 4.8%, 4.0% and 6.8%) over private cache, shared cache, Utility-based Cache Partitioning (UCP) scheme and the baseline spilling-based organization Cooperative Caching (CC) respectively on a 4-core CMP for SPEC CPU2006 benchmarks.

著者

Min ZHU Leibo LIU Shouyi YIN Chongyong YIN Shaojun WEI

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

IEICE TRANSACTIONS on Information and Systems (ISSN:09168532)

巻号頁・発行日

vol.E93-D, no.12, pp.3202-3210, 2010-12-01

被引用文献数

11

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This paper introduces a cycle-accurate Simulator for a dynamically REconfigurable MUlti-media System, called SimREMUS. SimREMUS can either be used at transaction-level, which allows the modeling and simulation of higher-level hardware and embedded software, or at register transfer level, if the dynamic system behavior is desired to be observed at signal level. Trade-offs among a set of criteria that are frequently used to characterize the design of a reconfigurable computing system, such as granularity, programmability, configurability as well as architecture of processing elements and route modules etc., can be quickly evaluated. Moreover, a complete tool chain for SimREMUS, including compiler and debugger, is developed. SimREMUS could simulate 270 k cycles per second for million gates SoC (System-on-a-Chip) and produced one H.264 1080p frame in 15 minutes, which might cost days on VCS (platform: CPU: E5200@ 2.5 Ghz, RAM: 2.0 GB). Simulation showed that 1080p@30 fps of H.264 High Profile@ Level 4 can be achieved when exploiting a 200 MHz working frequency on the VLSI architecture of REMUS.

著者

杉田 泰則 吉川 敏則 相川 直幸

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 A (ISSN:09135707)

巻号頁・発行日

vol.J93-A, no.12, pp.795-804, 2010-12-01

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ディジタル信号処理の分野において,処理目的に応じてリアルタイムでフィルタ特性を変化させたいことがある.この要求を満たすために,使用時に周波数特性を容易に変えられる可変ディジタルフィルタに関する研究が近年盛んに行われている.本論文では,阻止域において部分的に大きい減衰量を複数もち,かつ,それら大きな減衰の領域がそれぞれ可変な低遅延FIRディジタルフィルタの設計法を提案する.提案法では,重み付き最小二乗法を用い,重み関数を更新して最小二乗問題を繰り返し解くことで準等リプル特性を得る.

著者

二宮 洋

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 A (ISSN:09135707)

巻号頁・発行日

vol.J93-A, no.12, pp.828-832, 2010-12-01

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本研究では準ニュートン法に基づくニューラルネットワークの新たな学習法を提案する.従来,準ニュートン法はこう配法に基づく強力な収束特性をもつバッチ学習法であった.近年,大規模なデータを扱う問題への応用としてオンライン準ニュートン法が提案された.本研究ではオンライン準ニュートン法の学習データの与え方を改良することで,準ニュートン法の収束特性を向上させた学習法を提案する.

著者

峰村 今朝明 後藤 理 東山 三樹夫 白井 克彦

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 A (ISSN:09135707)

巻号頁・発行日

vol.J93-A, no.12, pp.833-834, 2010-12-01

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単母音スペクトルのz変換表示からべき級数展開表現への拡張を検討した.単母音スペクトルはべき級数展開において周波数幅約120 (Hz)ごとに基点を置いた6次関数で表現できる.更にべき級数展開表現を用いた多項式の零点分布により,話者の違いを確認した.

著者

服部 一郎 熊谷 佳紀 大橋 剛介

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 D (ISSN:18804535)

巻号頁・発行日

vol.J93-D, no.12, pp.2678-2682, 2010-12-01

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スケッチ画像検索において入力スケッチの各曲線情報とデータベースのエッジの各曲線情報をフーリエ記述子により記述し,データベース画像内に含まれるオブジェクトの部分検索を可能にする手法を提案する.

著者

佐野 徹 加東 勝 齊藤 貴樹 天野 英晴

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 D (ISSN:18804535)

巻号頁・発行日

vol.J93-D, no.12, pp.2579-2586, 2010-12-01

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動的リコンフィギャラブルプロセッサにおいて,構成情報転送と実行のオーバラップができない際に,データ転送用の結合網を構成情報の転送に転用することで,構成情報転送時間を削減する手法,データバスコンフィギュレーションを提案する.動的リコンフィギャラブルプロセッサMuCCRA-3.32bを対象として,実際に設計及びシミュレーションを行った結果,データバスコンフィギュレーションの適用によってわずか1.3%のハードウェアオーバヘッドで,構成情報の転送時間を半分近くにすることができることが示された.f転送中の消費電力は増加するが,効率的な転送により消費エネルギーは2D-DCTの場合36%の削減が達成された.

著者

杉本 修 内藤 整 酒澤 茂之 羽鳥 好律

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 D (ISSN:18804535)

巻号頁・発行日

vol.J93-D, no.12, pp.2620-2632, 2010-12-01

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Full Referenceフレームワークに基づくマルチメディアアプリケーション向けの知覚映像品質評価方式を提案する.本論文では,圧縮符号化による画質劣化に伴うユーザの知覚品質劣化の程度を七つの画像特徴量の重み付き和により定義された客観評価値により推定する.また,フレームレートに応じた客観評価値の補正を行うことにより,テレビ伝送用フォーマットのみを前提とした客観評価方式では対応できていなかった幅広い種類のアーチファクトをもつ低フレームレート画像に対する知覚映像品質の導出を可能としている.計算機シミュレーションにより提案方式の性能評価を行い,MPEG-4 part. 2及びH. 264/AVCエンコーダによりビットレート32 k~512 kbit/sで符号化した3~15 fpsのCIF,QCIF解像度の動画像の主観画質を相関0.88以上で推定可能であることを示す.また,上述のフレームレートに応じた客観評価値の補正により主観画質の推定精度を向上できること,及び7種の特徴量が等しく画質推定に寄与していることを示すことにより,提案方式が幅広い種類の映像に対応可能であることを示す.

著者

小林 暁雄 増山 繁 関根 聡

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 D (ISSN:18804535)

巻号頁・発行日

vol.J93-D, no.12, pp.2597-2609, 2010-12-01

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日本語語彙大系や日本語WordNetといったシソーラスは,自然言語処理の分野における様々な研究に利用可能なように構築されている.これらのシソーラスはその精度を保持するために,人手により,よく吟味されて構築されている.このため,新たな語を追加する際にも,よく検討する必要があり,容易に更新することはできない.一方,Wikipediaはだれでも参加・閲覧できるオンラインの百科事典構築プロジェクトであり,日々更新が行われている.日本語版のWikipediaでは,現在100万本以上の項目が収録されており,非常に大規模な百科事典となっている.このWikipediaのもつ膨大な語彙を,既存のシソーラスの名詞意味体系に分類することができれば,非常に大規模な言語オントロジーを構築することができると期待できる.そこで,本研究では,Wikipediaを構成する構造の一つであるカテゴリーを,Wikipediaの記事の冒頭文を使用し,既存の言語オントロジーの意味クラスの分類階層と連結することで,大規模な言語オントロジーを構築する手法を提案する.

著者

玉田 寛尚 林 朗 末松 伸朗 岩田 一貴

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 D (ISSN:18804535)

巻号頁・発行日

vol.J93-D, no.12, pp.2610-2619, 2010-12-01

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HMM(Hidden Markov Model)は時系列データの生成モデルとしてよく知られている.しかし,近年,HMMに対応する識別モデルであるCRF(Conditional Random Field)が提案され,多くの応用問題で有効性が示されている.HHMM(Hierarchical HMM)はHMMを一般化した生成モデルであり,時系列データの状態を階層的に表現する.我々はHHMMに対応する識別モデルとして,HHCRF(Hierarchical Hidden CRF,階層隠れCRF)を提案する.HHMMとHHCRFの性能比較のために,生成モデルと識別モデルの性質を考慮しつつ人工データ実験を行い,パラメータ学習時の訓練集合サイズが大きくなり,かつデータ生成源が非一次マルコフモデルに近づくにつれて,状態系列推定におけるHHCRFの性能がHHMMのそれよりも,より高くなることを示す.

著者

奥村 治彦 内田 龍男 金子 節夫 下平 美文 内池 平樹 服部 励治 中西 洋一郎 山崎 映一 中本 正幸

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 C (ISSN:13452827)

巻号頁・発行日

vol.J92-C, no.8, pp.433-453, 2009-08-01

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2002年には,金額ベースでは,FPD全体の市場がCRT市場を超え,特に成長が著しくFPDの活躍の場である携帯電話を中心としたモバイル市場はもとより,最近になって,CRTの最大市場であるテレビ受像機市場でも逆転現象が発生するまでにFPD市場が急成長してきた.このような中,本論文では,中心的な役割を果たしてきたCRTと,その主役を引き継ぐFPD(LCD,PDP,EL,FEDに分類)について,ここ40年のそれぞれの技術進化を振り返り,将来を展望する.

著者

渡辺 重佳

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 C (ISSN:13452827)

巻号頁・発行日

vol.J92-C, no.8, pp.467-476, 2009-08-01

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本論文では現在の半導体メモリ市場の主流製品であるDRAM,フラッシュメモリと今後の大きな市場が期待される FeRAM ,MRAM,PRAM, ReRAM 等の新型メモリの過去40年の歴史とその将来展望に関して述べる.DRAMではメモリセルの構造とメモリセルサイズの縮小が重要であり,その高速性のため,パソコンの主記憶等に使われる.マルチメディア情報の記憶媒体として使われるフラッシュメモリは不揮発性特性と低コスト技術が重要であり,低コスト化のため多値化,積層化が進められている.新型メモリは近い将来は各メモリ固有の研究開発状況に合わせた製品化が重要だが,将来はDRAMとフラッシュメモリの特性を併せ持つユニバーサルメモリの実現が期待される.

著者

榎本 忠儀

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 C (ISSN:13452827)

巻号頁・発行日

vol.J92-C, no.8, pp.477-487, 2009-08-01

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動画像符号化プロセッサLSI(符号化LSI)が世界で初めて開発されたのは1987年であった.その後飛躍的な発展を遂げ,現在のディジタルマルチメディア時代が築かれた.本論文では,まず符号化LSI開発の歴史を振返る.次に符号化LSIの高速化・高性能化・低電力化を実現するために開発された各種技術を解説する.更に, MPEG-2 符号化LSI, MPEG-4 符号化LSIのチップアーキテクチャ,機能,特徴,H. 264/AVCのチップ応用を詳述する.最後に,将来に向けた符号化LSIの低電力化技術に言及し,符号化LSIの将来を展望する.

著者

密山 幸男 高橋 一真 今井 林太郎 橋本 昌宜 尾上 孝雄 白川 功

出版者

The Institute of Electronics, Information and Communication Engineers

雑誌

電子情報通信学会論文誌 A (ISSN:09135707)

巻号頁・発行日

vol.J93-A, no.6, pp.397-413, 2010-06-01

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面積効率の向上を目指したヘテロジニアス構造を有する粗粒度再構成可能アーキテクチャは,アプリケーション分野を特化することで高性能化と小面積化を実現することができる.そこで我々は,対象アプリケーションをメディア処理に特化したヘテロジニアス粗粒度再構成可能アーキテクチャARAMを開発してきた.本論文では,ARAMによって複数の動画像復号処理を実現できることを示すため,MPEG-2デコーダ,MPEG-4デコーダ,H. 263デコーダを設計対象として,各処理過程のマッピングについて述べる.更に,動画像復号処理の高性能化要求に対して,ARAMのスケーラビリティと動画像復号処理の画素並列性を用いた性能拡張について述べる.またフィルタバンクのマッピングについて述べ,動画像復号処理以外にも適用できる機能拡張性を示す.