著者

岩田 徹 寺田 裕 赤松 寛範 松澤 昭 山内 寛行

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス

巻号頁・発行日

vol.97, no.108, pp.43-49, 1997-06-19

参考文献数

3

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電源電圧1Vの動作を効率よく実現するGate-Over-Driving CMOS(GO-CMOS)Archi-tectureを提案する. 特長は以下の2点である. 1)負荷が小さな部分に関しては, 超低しきい値(-0.1Vかそれ以下)トランジスタを用いる代わりに昇圧電源を印加する. 2)重い負荷を駆動するドライバ回路に関しては, ポンプ回路の過度の負担を避けるために, ゲートのみを昇圧し, ドライバの電源は昇圧せずに外部から直接供給する. GO-CMOSによって, 電源電圧0.5Vにおいて従来の2倍の高速動作, 或いは従来比1/15の低消費電力を実現した.

著者

山内 寛行 岩田 徹 赤松 寛範 松沢 昭

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス

巻号頁・発行日

vol.96, no.226, pp.9-16, 1996-08-23

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SRM4が0.8V以下の電圧で100MHzの高速動作を要求されるとき, メモリーセルに求められるゲート・ソース間の電圧の昇圧の実現を従来技術の1/14に相当する5mW以下の低消費電力で達成できる回路技術を提案する. それは, 1)データ記憶ノード電位の並行昇圧移動方式, 2) オフセットソース線電位のオーバードライプ方式, 3)クロスポイント選択を可能にする電荷再利用型コラム選択・ワード線方向ソース線駆動力式に特徴をもつ.

著者

増田 剛 坪井 秀行 古山 通久 遠藤 明 久保 百司 Del Carpio Carlos A. 宮本 明

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス

巻号頁・発行日

vol.105, no.318, pp.31-32, 2005-09-30

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低エネルギーイオン注入法による極浅p^+/n接合面の形成は、半導体デバイス製造プロセスに欠かせないものとなっている。本研究では、低エネルギーイオン注入法による極浅p^+/n接合形成プロセスにおける原子ダイナミクスを解明するために、当研究室独自に開発した数千原子からなる大規模系の計算を可能とするハイブリッド量子分子動力学計算プログラムを用いて、プリアモルファス化したシリコン基板へのドーパント注入シミュレーションを行った。

著者

福島 圭亮 加藤 正史 市村 正也 兼近 将一 石黒 修 加地 徹

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス (ISSN:09135685)

巻号頁・発行日

vol.107, no.56, pp.23-28, 2007-05-17

参考文献数

9

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窒化ガリウム(GaN)は高出力,高周波デバイスへの応用が期待されており,GaNのバイポーラデバイスプロセスにおいてエッチング工程は不可欠である.GaNのエッチング技術としてプラズマエッチングの1つであるICP(Inductively coupled plasma)エッチングは有効であるが,試料表面にダメージ層を形成することがわかっている.本研究ではICPエッチング処理を施したGaNに対し,マイクロ波光導電減衰(μ-PCD)法により過剰キャリアライフタイムを測定した.減衰曲線の温度依存特性を測定することでICPエッチングダメージが導入する欠陥準位の特性を評価した.そしてICPエッチング処理を施したGaNにアニール処理をし,アニール温度による過剰キャリアライフタイムの変化を観測することでアニールの効果を議論した.

著者

大西 勝 元垣内 敦司 三宅 秀人 平松 和政 曽根 弘樹 川口 靖利 澤木 宣彦

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス (ISSN:09135685)

巻号頁・発行日

vol.99, no.68, pp.7-12, 1999-05-21

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HVPE法によりGaNの選択成長を行い、その結晶学的評価を行った。格子パターンによるGaN選択成長では、マクロステップを有する表面モフォロジーがAFMで観察され、膜厚の増大とともに格子歪みが緩和した。ストライプパターンを用いたELO-GaNをマスクの材料により比較すると、SiO_2をマスクに用いたELO-GaNでは成長面でのc軸傾斜が大きいのに対し、W(タングステン)をマスクに用いた場合にはc軸傾斜が小さく、良質な結晶であることが示された。

著者

中田 大輔 アブドゥール ラーマン シャハリン ファズリ 白鳥 悠太 葛西 誠也

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス (ISSN:09135685)

巻号頁・発行日

vol.108, no.438, pp.63-68, 2009-02-19

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ナノワイヤ3分岐接合デバイスは,低温から室温までの広い温度領域において特異な非線形特性を示し,論理回路や高周波回路への応用が期待されている.回路応用においては,メカニズムの理解と目的に応じた特性制御が必要である.本稿ではショットキーラップゲートを備えたGaAsナノワイヤ3分岐接合のデバイスの試作とその詳細評価を行い,ショットキーラップゲートやナノワイヤ長が非線形特性および動作速度に与える効果を調べ,非線形特性メカニズムや特性制御について検討を行った.

著者

湯元 美樹 田村 隆弘 佐藤 威友 長谷川 英機

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス (ISSN:09135685)

巻号頁・発行日

vol.103, no.631, pp.15-19, 2004-01-23

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ヘキサゴナル二分決定グラフ(BDD)論理アーキテクチャの大規模集積回路への応用を考え、分子線エピタキシー(MBE)法により形成された選択成長(SG)埋め込み量子細線(QWR)を用いて量子BDD節点デバイスを実現する手法を提案し、デバイスの試作・評価を行った。MBE選択成長により形成したGaAs系量子細線デバイスにプロセスを施すことにより、ショットキーラップゲート(WPG)で細線内のポテンシャル制御を行うSG QWR枝スイッチの作製に成功した。SG QWR枝スイッチのゲート制御特性をシュブニコフ・ド・ハース(SdH)振動測定を用いて評価し、その動作がエッチング細線型QWR枝スイッチと類似することを明らかにした。作製したSG QWR枝スイッチは、低温において明瞭な量子化コンダクタンスを実現し、コンダクタンスステップ傾きの温度依存性を調べた。2個のSG QWR枝スイッチを有するY字型のBDD節点デバイスを試作し、明確なパススイッチング動作を実現した。

著者

柴口 拓 池田 弥央 東 清一郎 宮崎 誠一

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス (ISSN:09135685)

巻号頁・発行日

vol.104, no.713, pp.63-66, 2005-03-04

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光照射下及び暗時においてSi量子ドットフローティングゲートMOSキャパシタの容量-電圧(C-V)特性及び過渡I-V特性を調べた。p及びn型Si(100)基板上に作製したAlゲートMOSキャパシタのC-V特性は、Siドットへの電荷注入・放出により、基板のフェルミ準位を反映した対称的なヒステリシスを示すことから、ヒステリシス特性に対する特定のエネルギーを持ったトラップからの影響を無視できる。また、光照射することでMOSFETsの動作状態である反転領域においてSiドットへの電子注入による容量ピークを観測した。このことは、光照射下におけるMOSキャパシタの特性からSi量子ドットフローティングゲートMOSFETsにおける最適な動作バイアス条件が評価可能であることを示す。

著者

大田 裕之 川村 和郎 福留 秀暢 田島 貢 岡部 堅一 池田 圭司 保坂 公彦 籾山 陽一 佐藤 成生 杉井 寿博

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス (ISSN:09135685)

巻号頁・発行日

vol.108, no.139, pp.115-119, 2008-07-10

参考文献数

9

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本論文では新しい歪み技術である不純物閉じ込め層(DCL)をNMOSに、2層のNiフルシリサイド(Ni-FUSI)をPMOSにそれぞれ用いたハイブリッドゲート構造について報告する。DCL技術はIEDM2007において我々が報告した歪印加効果が大きいストレス・メモリー(SMT)に属する手法である。2層Ni-FUISIはFLA(フラッシュ・ランプ・アニール)を用いてPMOSゲートのみに選択的に形成した。結果として、PMOSの実効酸化膜換算膜厚の薄膜化による飽和電流の向上、仕事関数差によるしきい値変動からRoll-off特性の向上が得られた。またNMOSに関してもFLAによる不純物の活性化、実効酸化膜換算膜厚の多少の薄膜化による飽和電流の向上、ハローの不活性化抑制によるRoll-off特性の向上が得られた。性能としては|V_d|=1.0VにおいてnMOSFET、pMOSFETで1255/759μA/μmが得られた。

著者

河内 修一郎 松山 隆介 堀田 泰裕 岡田 幹郎 次田 博

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス

巻号頁・発行日

vol.96, no.226, pp.85-90, 1996-08-23

参考文献数

3

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チップ面積及び消費電流の増大を大幅に抑制した32Mビット・ページモードマスクROMを開発した. 高速, 低消費電流化の為に新規バンク選択方式メモリアレイ, 新規ページモード読み出し方式, バーストモードデコーダを開発した. その結果, マスクROMの特徴を損なうことなく1層アルミ1層ポリシリコンのシンプルなプロセスにてバーストアクセス20ns, 動作電流25mAを実現した.

著者

田村 伸行 菊池 健人 守屋 雅隆 小林 忠行 島田 宏 水柿 義直

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス (ISSN:09135685)

巻号頁・発行日

vol.109, no.423, pp.47-52, 2010-02-15

参考文献数

10

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我々は,強磁性体(FM)のリード電極を持つ単一電子トランジスタ(SET)の磁気抵抗比(MRR)に関する報告を行う.常伝導体(NC)の島電極を持つ強磁性単一電子トランジスタ(FM/NC/FM-SET)と超伝導体(SC)の島電極を持つ強磁性単一電子トランジスタ(FN/SC/FM-SET)をそれぞれ作製し,測定した4状態のIV特性からMRRを算出した.4状態とは,SETのIV特性のしきい値電圧が最小(SET-ON状態)または最大(SET-OFF状態)と,リード電極間の磁化方向が平行状態または反平行状態とを組み合わせた,SET-ON状態・平行状態,SET-ON状態・反平行状態,SET-OFF状態・平行状態,SET-OFF状態・反平行状態である.FM/NC/FM-SETのMRRは強磁性体の偏極率から計算される理論値の範囲内だったのに対し,FM/SC/FM-SETのMRRは理論値を超える値となった.また,これらのSETでは,島電極の材料によらず,SET-OFF状態のMRRが,SET-ON状態のそれよりも増大する,磁気抵抗比増大効果が確認された.磁気抵抗比増大の発生メカニズムとして提案されているコトンネリングによるモデル計算を行ったところ,実験結果をおおよそ再現した.

著者

杉井 信之 土屋 龍太 石垣 隆士 森田 祐介 吉元 広行 鳥居 和功 木村 紳一郎

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス (ISSN:09135685)

巻号頁・発行日

vol.108, no.407, pp.33-36, 2009-01-19

参考文献数

9

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薄膜BOX-SOI(SOTB)は,低不純物濃度チャネルでランダム不純物統計揺らぎ(Random dopant fluctuation: RDF)が小さいために,平面型CMOSとしては最もしきい値電圧(V_<th>)ばらつきが小さい.本研究では,RDFばらつきを低下させた後でのばらつき要因について検討し,より低いばらつきを実現するために必要な点を議論する.短チャネル効果抑制とシリコン(SOI)膜厚の均一性が重要である.また,よく指摘されている,PMOSに比べてNMOSのばらつきが大きい原因がチャネル不純物による可能性が高いことを示す.

著者

冨岡 克広 福井 孝志

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス (ISSN:09135685)

巻号頁・発行日

vol.114, no.88, pp.59-63, 2014-06-12

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近年、ナノメートルスケールの直径を有した半導体ナノワイヤ・ナノロッドが次世代エレクトロニクス・フォトニクス材料として注目されている。有機金属気相選択成長法により集積したSi上のIII-V族化合物半導体ナノワイヤに形成される特異なヘテロ接合界面を利用した、低電圧トランジスタ応用と光電変換素子応用について紹介する。

著者

李 学秀 呉 南健 雨宮 好仁

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス

巻号頁・発行日

vol.97, no.273, pp.45-50, 1997-09-26

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電子スピンの交換相互作用を利用した量子ボルツマンマシンニユーロンデバイスを提案する. このデバイスは結合量子ドットの2次元アレイからなる多入力しきい素子である. 各量子ドットを占める電子のスピン状態("up"と"down")でバイナリ信号("1"と"0")を表す. 入力総和の大きさに応じて確率的に"1"と"0"を出力する. 計算機シミュレーションで本デバイスの動作特性を解析し, ボルツマンマシン用ニューロンデバイスとして動作し得ることを示す.

著者

中島 博臣 藤原 実 川中 繁 新居 英明 篠 智彰 東 篤志 井納 和美 幸山 裕亮 勝又 康弘 石内 秀美

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス (ISSN:09135685)

巻号頁・発行日

vol.102, no.271, pp.31-36, 2002-08-15

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High-End LSIをターデットとした90nmノード(ゲート長60nm)部分空乏型SOI MOSFETに関して、ゲート絶縁膜形成条件や、Extension/Haloイオン注入条件、スパイクアニールによる活性化条件を最適化することにより、NMOSのIon=910μA/μm、PMOSのIon=320μA/μm、(Ioff=30nA/μm、Vdd=1.0V with self-heating)を達成し、10年以上のHCI Life TimeをNMOS・PMOS双方に対して確認した。

著者

大澤 隆 東 知輝 藤田 勝之 池橋 民雄 梶山 健 福住 嘉晃 篠 智彰 山田 浩玲 中島 博臣 南 良博 山田 敬 井納 和美 浜本 毅司

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス (ISSN:09135685)

巻号頁・発行日

vol.103, no.260, pp.23-28, 2003-08-15

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Floating body transistor cell(FBC)と名づけたセルサイズ0.21μm^2のSOI上の1トランジスタゲインセルを使った288Kbitメモリ設計について紹介すると同時に、セルの基本特性とこのメモリチップの性能に関する評価結果を述べる。メモリアレー内の"1"データセル及び"0"データセルの閾値電圧をdirect access test circuitにより測定した。また、96Kbitアレーのフェイルビットマップも取得することが出来た。センス方式はプロセスや温度の変動によるセル特性のばらつきをcommon mode noiseとして補償しキャンセルするように設計されている。このセンスアンプの動作が確認出来、100ns以内のアクセス時間を達成することが示された。データ保持時間の測定から将来の混載DRAMのメモリセル候補として有望であることが実証された。

著者

小谷 敏也 井上 壮一

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス

巻号頁・発行日

vol.104, no.323, pp.33-34, 2004-09-20

参考文献数

6

著者

山口 敦子 龍崎 大介 武田 健一 川田 洋揮

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス (ISSN:09135685)

巻号頁・発行日

vol.109, no.412, pp.59-63, 2010-01-29

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Cu/low-k配線パターンのラインエッジラフネス(LER)評価方法を確立するため,レジスト,low-k,Cu/low-kパターンをCD-SEMで観察し,典型的なラフネス形状を抽出するとともに,LER起因の電界集中をシミュレーションにより見積もった.low-k及びCu/low-kパターンにはくさび形のLERが観測されたが,このようなLERはくさびの先端部で,時間依存性絶縁破壊(TDDB)特性劣化につながる電界集中を引き起こすことがシミュレーションにより示された.また電界集中の予測には,low-kパターンのエッチング後及びCuのCMP後に,LERの大きさ(3sigma)とくさび形の開き角を評価することが効果的であると分かった.

著者

徳光 永輔 宮迫 毅明 妹尾 賢

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス (ISSN:09135685)

巻号頁・発行日

vol.104, no.156, pp.53-56, 2004-06-24

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本稿では、ゾルゲル法により成膜過程に、減圧での仮焼成プロセスを導入してPb(Zr,Ti)0_3(PZT)薄膜を作製した結果について述べる。減圧仮焼成を導入することによって、良好な電気的特性と表面平坦性を有するPZT強誘電体薄膜を作製することができた。600℃で結晶化アニールを施したPZT薄膜において得られた残留分極(Pr)、抗電界(E_C)の値は、それぞれ35μC/cm^2、64kV/cmであった。さらにこのPZT薄膜をゲート絶縁膜として用い、インジウム・スズ酸化物(ITO)をチャネルとした薄膜トランジスタを作製し、良好なトランジスタ動作を確認した。試作したデバイスは強誘電体による不揮発性メモリ機能を実現している。

著者

荒川 富行 松本 良一 北 明夫

出版者

一般社団法人電子情報通信学会

雑誌

電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス

巻号頁・発行日

vol.95, no.66, pp.77-82, 1995-05-24

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酸窒化膜中の窒素原子分布が信頼性に与える影響について,正及び負のバイアスストレスに対して調べた.その結果次のことが分かった.正ゲートバイアスストレスに対し,酸窒化膜/Si界面の窒素原子濃度が高いほど(2.1%),電荷トラップの生成及び界面準位密度の増加を低減することができ,Q_<bd>も大きくすることができる.一方,負ゲートバイアスストレスに対しては,酸窒化膜/Si界面への窒素原子の導入は,電荷トラップの低減には有効であるが,Q_<bd>の増加及び界面準位密度増加の抑制に対しては効果は少ない.また,正負いずれのバイアスストレスの場合も,酸窒化膜表面付近の窒素原子濃度が高いとき(1%以上),酸窒化膜/Si界面への窒素原子導入の効果は低下する.